JPS60196792A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （本発明の技術分野） 本発明は、表示制御装置に関し、特にコンビーータシス
テム等の出力装置？ｊ′として用いられるＣＲＴディス
プレイ装置において表示画面を複数のブロックに分割し
各々のブロックにおいて独立にスムーズスフローズが行
なわれるようにする機能を有する表示制御装置に関する
。

（技術の背景及び従来技術） グラフィックディスプレイ装置等において表示文字等を
画面上で順次上方向等に移動させるいわゆるスクロール
が行なわれている。このスクロールは、従来行単位で文
字列等が移動するためにスクロール動作中に表示内容を
確認することが困９１１Ｌであった。また、行単位で文
字列が移動するためにディスプレイ装置の表示画面がち
らつき、使用者の目の疲労が大きくなる等の不都合があ
った。

（発明の目的） 本発明の目的は、前述の従来形における問題点に鑑み、
表示制御装置において、ラスタアドレスカウンタのカウ
ント開始値を外部からプリセットできるようにするとい
う構想にもとづき、簡単な回路構成によってスムーズス
クロール機能を果すことを可能にし、画面を複数のブロ
ックに分割し各ブロックで独立的にスムーズスクロール
ができるようにすると共に、回路の集積化を容易にして
回路スペースを減少させかつ信頼性を向上させることに
ある。

（発明の構成） そしてこの目的は、本発明によれば、メモリに記憶した
キャラクタコードを順次読出すだめのメモリアドレスを
順次発生するメモリアドレスカウンタと、キャラクタパ
ターンデータを記憶したキャラクタジェネレータから該
キャラクタコードで指定すれるキャラクタパターンデー
タを読出すためのラスクアドレスを発生するラスタアド
レスカウンタとを具備し、該ラスタアドレスカウンタは
、カウント値が１キヤラクタのラスタ数に達すると初期
状態に戻り、且つカウント開始値を外部からプリセット
できる様に構成されていることを特徴とする表示制御装
置を提供することによって達成される。

（発明の実施例） 以下、図面によｐ本発明の詳細な説明する。

第１図は、本発明の１実施例に係わる表示制御装置、す
なわちＣＲＴコントローラを用いて画面分割独立スムー
ズスクロールを行なうことができるようにした表示シス
テムの構成を示す。同図の表示システムは、ＣＲＴコン
トローラ１、表示用メモリ２、キャラクタジェネレータ
３、並直列変換器４の他に、キャラクタカウンタ５、メ
モリアドレスカウンタ６．７，８、スムーズスクロール
ラスタカウンタ９、切換”ロジック１ｏ、ｚｉ、および
プロセッサ（ＣＰＵ）１２を具備する。

第２図は、キャラクタジェネレータ３に記憶されている
キャラクタノやターンデータの１例である。

この例におけるキャラクタパターンＵ３Ｘ７１’ツトの
ノンターンであり、キャラクタコードによって対応する
キャラクタパターンのアドレスを指定シ、更にラスクア
ドレスを変化させる上の行のデータから５ピット単位で
７つのパターンデータＤ１゜Ｄ２．・・・、■）７が１
１ｎ次出力される。

第１図の表示システムにおいては、ＣＲＴコントａ−ラ
１はキャラクタクロックに応じてメモリアドレス、ラス
クアドレス、および垂直同期（ＩＶＳＹＮＣおよび水平
同期信号Ｈ８ＹＮＣ等を発生する。

ＣＲＴ　コントローラ１の発生するメモリアドレスすな
わちメモリアドレス１は切換ロジック１０を介して表示
用メモリ２に入力され対応するキャラクタコードが読み
出されて各キャラクタのパターンデータを記憶したキャ
ラクタジェネレータ３に入力される。また、ＣＲＴコン
トローラ１からラスタアト９レスが切換ロジック１１を
介してキャラクタジェネレータ３に入力される。キャラ
クタコード１／　Ａ２ｒｒ＋　＞　４−１　ＬｆＡ士２
、−　丹　力　７−？　Ｋ◆　士−ｚ？７Ｎ；スタアド
レスに基づき各時点における５ビツトのパターンデータ
を出力しこのｉＪ？ターンデータハ並直列変換器４を介
して直列形式の画は信号ＶＤＯに変換され図示しないＣ
ＲＴディスプレイ装置に供給サレる。＝　ＣＲＴディス
プレイ装置にはＣＲＴコントローラ１から垂直同期信号
ＶＳＹＮＣおよび水平同期信号Ｈ８ＹＮＣが供給されこ
れらの各同期信号および画家信号に基づき文字および画
像等の表示が行なわれる。

上述のような表示システムにおいて、表示画面のスムー
ズスクロールを行なう場合にはキャラクタジェネレータ
３に入力されるラスクアドレスはＣＲＴコントローラ１
からではなくスムーズスクロールラスタカウンタ９から
切換ロジック１１を介して入力される。スムーズスクロ
ールラスタカウンタ９は、水平同期信号Ｈ８ＹＮＣを計
数してラスクアドレスを生成するが、外部から計数の初
期値を変えることが司′能なように構成される。したが
って、スムーズスクロールラスタカウンタ９１’ｔ　Ｃ
ＲＴコントローラ１に内蔵されている通常のラスタカウ
ンタとは異なる位相で計数を行なうことができる。この
タメ、スムーズスクロールラスタカウンタ９の初期値を
順次変えることによシラスタ単位のスクロールすなわち
スムーズスクロール動作行なうことが可能になる。なお
、スムーズスクロールラスタカウンタ９の初期値は例え
ばゾログラムによって変えることも可能である。

さらに、第１図の表示システムにおいて画面分割独立ス
ムーズスクロールを行なう場合には、キャラクタクロッ
クをｇ１°数するキャラクタカウンタ５の出力がそれぞ
れ各メモリアドレスカウンタ６゜７．８に対応して定め
られている計数値に達すると対応するメモリアドレスカ
ウンタから切換ロジック１０を介してメモリアドレスが
表示用メモリ２に入力され、該メモリアドレス以後の番
地の画像データがキャラクタジェネレータ３に入力され
る。なお、各メモリアドレスカウンタ６．７．８はキャ
ラクタカウント５の制御によυキャラクタクロックに同
期して順次歩進されているが、各々のカウンタ６．７．
８の初期値は各分割画面ブロックのデータを記憶する表
示用メモリ２の先頭アドレス等を指定するよう変えるこ
とができる。このようにして第１図の表示システムにお
いては、表示画面を最大４分割しかつ各々の分割された
ブロックごとに独立にスムーズスクロールを行なうこと
ができる。

上述の表示システムに用いられるスムーズスクロールラ
スタカウンタ９は、例えばプロセッサ１２等の外部回路
から計数値の初期値をプリセットできるカウンタである
。第３図は、このようなスムーズスクロールラスタカウ
ンタの１例を示す。同図において、１３は３ビツト出力
のカウンタであ、６　”　ｏ　’から７”の値の出力を
発生する。１４はプロセッサ等から人力されるプリセッ
トアト９レスを記憶するためのレジスタ、１５はデクー
タゝであυカウンタ１３の計数値がパフ＃になると該カ
ウンタ１３をクリアするものである。カウンタ１３は水
平同期１ぎ号Ｈ３ＹＮＣ等を計数し、１ラスタ走査ごと
にカウントアツプして、８ラスタ分カウントすると出力
値が“０″に戻る。１６はオアゲートであって、垂直同
期信号ＶＳＹＮＣ′！！：たけプロセッサからの指示に
同期してレジスタ１４のデータをカウンタにプリセット
することを指示するだめのプリセット制御信号を出力す
るものである。

第４図は、スムーズスクロール動作を説明するだめの概
念図であって、画面上に文字列が表示される様子を示す
。同図の左側部分はＣＲＴコントローラのラスタアドレ
スをそのままキャラクタジェネレータに与えた場合の表
示画面を示す。また、同図の右側部分はスムーズスクロ
ールラスタカウンタからのラスタアドレスをキャラクタ
ジェネレータに与えた場合の表示画面を示す。この場合
、レジスタ１４（第３図）には２進数”１００”すなわ
ち１０進数の°′４”がプリセットされ、このレジスタ
１４の記憶データが垂直同期信号ＶＳＹＮＣに同期して
行なわれる。よってカウンタ１３は°゛４″から計数を
開始し７”でクリア信号ＣＬＲによってクリアされる。

このため、キャラクタジェネレータからのノ平ターンデ
ータは第４ラスクのデータから読み出され第４図右側部
分のように表示される。スムーズスクロールを行なうた
めには、例えば、各垂直ブランキング期間ごとにレジス
タ１４にセットする値を２ずつインクリメントすればよ
い。これにより、表示される文字は従来のように桁単位
でスクロールされるのではなく、２ラスタずつスクロー
ルされ、いわゆるスムーズスクロール動作が行なわれる
。

第５図（ａ）および（ｂ）　、　（ｅ）は、それぞれ画
面分割動作を行なう場合の表示用メモリの記憶内容およ
び表示画面上の表示態様を示す。すなわち、画面分割表
示を行なわない通常の表示の場合は同図（ａ）における
表示用メモリの領域ＡおよびＢ等のキャラクタコードが
連続的に読み出されて表示される。

なお、各領域ＡおよびＢはそれぞれ１画面分のキャラク
タコードを記憶しているものとする。これに対して、画
面分割表示を行なう場合には、例えば連続していない領
域Ｃ、Ｄ　、、　Ｅ　、　Ｆ’が所定のシーケンスで読
み出された例えば第５図（ｂ）あるいは（ｃ）のように
各領域ごとに分割されて表示される。

第５図りｂ）の場合には表示画面が縦方向に４つのゾ−
ンに分割され、同図（ｃ）の場合には表示画面が縦方向
および楊方向にそれぞれ２分割されて４つの表示ゾーン
が形成されている。なお、ＭＡＩ。

ＭＡ２　、ＭＡ３　、ＭＡ４はそれぞれ表示用メモリの
各領域Ｃ，Ｄ、Ｅ、Ｆの先頭アドレスを表わし、これら
の各先頭アドレスのキャラクタコードに対応するキヤツ
ジ〃が各ゾーンの左上部位置に表示される。

第６図は、本発明の他の実施例に係わる表示制御装置に
おけるＣＲＴコントローラの構成を示す。

同図の回路は、キャラクタクロックを計数する水平カウ
ンタ１７、水平向↓υ］信号発生回路１８、メモリアド
レスカウンタ１９、メモリアドレスレジスタ２０，２１
．２２，２３、垂直同期信号発生回路２４、垂直カウン
タすなわち行カウンタ２５、ラスタカウンタ２６、スム
ーズスクロールラスタカウンタ２７、ラスタコントロー
ル回路２８を具備する。

第６図のＣＲＴコントローラの動作を説明する。

水平カウンタ１７はキャラクタクロックを計数し１水平
走査期間ごとに水平同期信号発生回路１８にパルスを入
力する。水平同期信号発生回路１８はこのパルスに基づ
き所定のパルス幅および振幅の水平同期信号Ｈ３ＹＮＣ
を生成して図示しないＣＲ’ｌ’ディスプレイ装置等に
供給する。水平カウンタ１７の出力パルスはラスタカウ
ンタ２６およびスムーズスクロールラスタカウンタ２７
に入力され、これらの各カウンタ２６および２７はそれ
ぞれ１水平走査期間ごとにカウントアツプまたはカウン
トダウンされる。ラスタカウンタ２６はスクロールを行
なわない場合のラスクアドレスすなわち１行中における
ラスク番号を出力し、このラスクアドレスがラストコン
トロール回路２８を介してキャラクタジェネレータに供
給される。ラスタカウンタ２６は所定数すなわち１行中
のラスク数分のパルスを計数すると、すなわち１行分の
ラスタ数の計数が終了すると、垂直カウンタ２５に・や
ルス信号を入力する。垂直カウンタ２５は、このパルス
信号を計数し、１画面分の行数の計数を終了すると垂直
同期信号発生回路２４にパルス信号を入力する。垂直同
期信号発生回路２４はこの垂直カウンタ２５からのノ々
ルス信号に基づき所定のパルス幅および振幅の垂直同期
信号ＶＳＹＮＣを発生してＣＲＴディスプレイ装置に供
給する。

次に、スムーズスクロール動作を行なう場合には、ラス
タコントロール回路２８が切シ換えられてスムーズスク
ロールラスタカウンタ２７の出力がラスクアドレスとし
てキャラクタジェネレータに入力される。スムーズスク
ロールラスタカウンタ２７は、ラスタカウンタ２６と同
様に、水平走査周期ごとに水平カウンタ１７から出力さ
れるパルスを計数し、かつ１行中のラスタ数の計数を行
なうものであるが、計数の位相が例えばプログラムによ
シ外部から順次変更できるようにされている。スムーズ
スクロールラスタカウンタ２７の計数の位相を変えるた
めには、例えばプリセット制御信号に応じてプリセット
アドレス信号を入力し該カウンタ２７の初期値を変えて
もよく、あるいは計数途中で計数値を強制的に水平カウ
ンタ１７からのパルスによらずに増加または減少させて
もよい。このように、スムーズスクロールラスタカウン
タ２７の計数値を順次強制的に増加または減少させるこ
とによシ、キャラクタジェネレータに供給されるラスク
アドレスをラスタカウンタ２６から出力される通常のラ
スクアドレスに対して順次ずらせることが可能になシ、
シだがってラスク単位のスクロールすなわちスムーズス
クロールを行なうことが可能になる。

一方、画面分割表示は次のようにして行なわれる。垂直
カウンタ２５は行数を計数しているが、この行数がそれ
ぞれ各メモリアドレスレジスタ２０゜２１．２２．２３
に対応して予め指定された値に達すると、対応するメモ
リアドレスレジスタにダート信号を入力し、該メモリア
ドレスレジスタからメモリアドレスカウンタ１９にメモ
リアドレス値を設定する。このメモリアドレス値は、分
割された画面の１つのブロックにおける先頭位置の画像
情報を記憶したアドレスであシ、該アドレスから順次ブ
ロック内の画像情報が読み出される。すなわち、メモリ
アドレスカウンタ１９からメモリアドレスが順次表示用
メモリに入力され該表示用メモリから読み出されたキャ
ラクタコードがキャラクタジェネレータに入力される。

第２図の構成においては、メモリアドレスレジスタが４
個あるから表示画面を最大４分割して表示することが可
能であシ、各メモリアドレスレジスタ２０，２１゜２２
．２３の内容を別個に設定しておくことにより分割され
た画面の各ブロックごとに独立的に文字および画像等の
表示を行なうことができる。この場合、スムーズスクロ
ールラスタカウンタ２７の働きによシ各ブロックでスム
ーズスクロールを行なうことができることは明らかであ
る。

第７図は、第６図の表示制御装置を用いた画像表示シス
テムの構成を示す。同図のシステムは、第６図に示され
る表示制御装置２９の他に表示用メモリ２、キャラクタ
ジェネレータ３、および並直列変換器４を具備するのみ
であり極めて簡単な構成とすることが可能になる。

（発明の効果） このように、本発明によれば、簡単な回路構成によって
、スムーズスクロール、分割表示、およびこれらを組合
せだ画面分割独立スムーズスクロールを行なうことが可
能になるとともに、回路の集積化を容易にして回路スペ
ースを減少させかつ信頼性を向上させることが可能にな
る。

【図面の簡単な説明】

第１図は本発明の１実施例に係わる表示制御装置を示す
ブロック回路図、第２図はキャラクタジェネレータに記
憶されているキャラクタパターンデータの１例を示す説
明図、第３図はスムーズスクロールラスタカウンタの１
例を示すブロック回路図、第４図はスムーズスクロール
動作を示す説明図、第５図（ａ）は画面分割表示を行な
う場合における表示用メモリの記憶内容を示す説明図、
第５図（ｂ）および（Ｃ）はそれぞれ表示画面上の画面
分割表示の態様を示す平面図、第６図は本発明の他の実
施例に係る表示制御装置に用いられているＣＲＴコント
ローラを示すブロック回路図、そして第７図は第６図の
ＣＲＴコントローラを用いた表示制御装置を示すブロッ
ク回路図である。 １　、２９　：　ＣＲＴ、コントローラ、２：表示用メ
モリ、３：キャラクタジェネレータ、４：並直列変換器
、５：キャラクタカウンタ、６，７，８：メモリアドレ
スカウンタ、９．２７：スムーズスクロールラスタカウ
ンタ、１０．１１：切換ロジック、１２　：ＣＰＵ、１
３　：カウンタ、１４：レジスタ、１５：デコーダ、１
６：オアブート、１７：水平カウンタ、１８二水平同期
信号発生回路、１９：メモリアドレスカウンタ、２０．
２１，２２゜２３：メモリアドレスレジスタ、２４：垂
直同期信号発生回路、２５：垂直カウンタ、２６：ラス
タカウンタ、２８ニラスタコントロ一ル回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士西舘和之 弁理士　内　１）幸　男 弁理士　山　口　昭　之 第１図 「− キ ク ＭＡ４ 第６図

Claims (1)

1. 【特許請求の範囲】 １、　メモリに記憶したキャラクタコードを順次読出す
   だめのメモリアドレスを順次発生スるメモＩＪ　７ドレ
   スカウンタと、キャラクタパターンデータを記憶したキ
   ャラクタジェネレータから該キャラクタコードで指定さ
   れるキャラクタパターンデータを読出すためのラスタア
   ドレスを発生するラスタアドレスカウンタトラ具備し、 該ラスタアドレスカウンタは、カウント値が１キヤラク
   タのラスタ数に達すると初期状態に戻り、且つカウント
   開始値を外部からプリセットできる様に（１ｑ成されて
   いることを特徴とする表示制御波イ耐１１゜ ２、前記カウント開始値が、１画面分の前記キャラクタ
   コードが読出される毎に更新される様にしたことを特徴
   とする特許請求の範囲第１項記載の表示制御装置。 ３、前記メモリアドレスカウンタのカウント値が所定の
   値になったときに該カウント値を強制的に他の値に変史
   し、変更された値からカウントを続行する様にしたこと
   を特徴とする特許請求の範囲第１項記載の表示制御装置
   （＋′、。