JPH02503238A - パーソナルコンピュータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 註遊 パーソナルコンピュータシステムのための表示生成回路及咀塁背旦 この発明はビデオゲームやパーソナルコンピュータなどの、ＤＭＡ技術を組込ん だ、マイクロコンピュータを備えたコンピュータの分野に関するもので、特にそ の回路領域が重要であるＭＯＳ　（金属酸化半導体）ＬＳＩ（高集積）回路で実 現されるシステムに関するものである。また、本発明はホストシステムに補助回 路を付加した拡張されたシステムに関するものである。そして、ここではテレビ ジョン型のディスプレイが用いられ、ビットマツプモード（ビデオ情報の１ビツ トが表示される画像の各要素位置（画素）としてメモリに記憶される）も同様に 採用されている。

本発明は更に、カラースプライト（Ｓｐｒｉｔｅ）　（Ｌ／ばしば背景と呼ばれ る）が同調して動作するカラービデオ表示モニタのビデオ表示駆動装置に関する 。

空間と実行時間を消費するビットマツピングは、ビデオ画面を作成するのに、簡 単で正確な方法であることが証明されてきている。

ビデオゲームやパーソナルコンピュータから供給される複雑な表示画面は、移動 可能でしかも、または変更可能な情報及び固定情報、さらには移動する対象物間 での衝突などのオーバーレイ表示を要求する。このようなビットマツプの実施は 種々の従来の回路の中心となっていた。

従来のビデオゲーム回路は、テレビジョン受像機（カソード・レイ、・チューブ ＣＲＴ）に複雑な表示フォーマットを供給している。

この表示ユニットは、複数の水平方向のスキャンあるいはう支夕線で表示を行っ ている。また、移動する物を、背景のように固定した物と同様に表示できるビデ オゲーム回路が、ＲｏｓｅｎｔｈａｌのＵＳＰＮ４，０５３．４７０に示されて いる。

Ｒｏｓｅｎｔｈａｌは特別な目的のデジタルコンピュータを作成し、互いに排他 的であるプログラムにより定義され、選択された複数のソフトウェアによりビデ オゲーム情報を作成している。オペレータコマンドはコンピュータが使用する独 立した領域と、データ処理回路の独立した表示領域とに分けることができる。Ｒ ＯｓｅｎｔｈａｌのＵＳＰＮ４，０５３，７４０は、Ｘ、Ｙレジスタを制御する 演算回路を駆動する演算論理ユニットと、それに関連したＣＲ１表示のための水 平方向と垂直方向のビームドライブ回路とを使用している。アップルコンピュー タ（Ａｐｐｌｅ　Ｃｏｍｐｕｔｅｒ）などのパーソナルコンピュータでは、コン ピュータとしての動作を実行し、テレビジョン受像機に表示するビデオ表示情報 を処理する（再生する）１つのメインマイクロプロセッサを使用している。

そのアップルコンピュータは汎用のマイクロプロセッサ、ＭＯＳテクノロジー・ インコーポレーテイド社の６５０２を用い、そのプロセッサでコンピュータの動 作やビデオ情報の再生の両方を行っている。６５０２を含むほとんどのマイクロ プロセッサには、レジスタをリフレッシュしたり、動作をリセットしたりイニシ ャライズするための重大なデッドタイムがあるため、このような単一のマイクロ プロセッサによるシステムには処理速度の限界がある。その結果、このようなシ ステムにおける情報の処理速度は低下することになる。

このような小型のマイクロプロセッサを備えたコンピュータの処理速度を上げる ためには、表示の質、即ち、“解像度”文字種”“細部描写”を犠牲にしてきた 、 このようなパーソナルコンピュータの処理速度を上げるための１つの方法として 、２つのプロセッサ、モトローラ社製の６８０００と６５０２、が使用されてき ている。このようなシステムでは、第１のプロセッサがコンピュータの動作に専 念し、第２のプロセッサがビデオ情報の再生のために使用されている。

ＤａｓｈなどのＵＳＰＮ４．０３４，９８３の初期のゲーム回路では、市販のカ ラーテレビジョン受像機のアンテナに接続する信号を作成する特別な目的の制御 回路が使用されている。そのような特別な制御回路は、アナログインターフェー ス回路を含んでいる。そのようなアナログインターフェース回路は、解読する機 能と、水平同期信号やラスクライン生成を作成するのに用いられる同期パルスの 作成を行う、ゲーム操作信号を処理するためのインターフェース回路を含んでい る。

Ｃｈｕｎｇ、ＵＳＰＮ４，１７７．４６２のような、パーソナルコンピュータや マイクロプロセッサを備えたシステムは、アドレスバス、データバス及び制御バ スから分離され、ラスクライン生成と垂直位置カウンタを含む表示作成回路を使 用している。

同様に、５ｕｋｏｎｉｃｋなどのＵＳＰＮ４，０７０．７１０はビデオ制御回路 とラスクメモリアクセスを、データバスとアドレスバス構造を有するシステムに 組込んでいる。５ｕｋｏｎｉ″ｃｋ等は、複数の垂直及び水平位置レジスタを有 するビデオ制御回路、ビデオ信号を処理するＦＩＦＯであるスキップパターンメ モリ及びモジュール比較回路を用いている。この５ｕｋｏｎｉｃｋはまた、２つ のプロセッサを用いたシステムを開示しており、５ｕｋｏｎｉｃｋのＵＳＰＮ４ ，０７０．７１０は、プログラミングされたホストコンピュータ１０に表示シス テム１６を付加している。このビデオ表示システム１６は、ビデオ表示システム のマイクロ制御ユニット２２にインテル社製の８０８８プロセツサを用いている 。

この線に沿って、ＢｕｒｓｏｎのＵＳＰＮ４，１８０．５０５は、ＵＳＰＮ３． ３９８．６０４に示されたＴＭＳｌｌＯｏマイクロコンピュータである汎用のマ イクロプロセッサ１５を組込んだビデオ表示回路を提供している。キャラクタメ モリはディスプレイメモリワードとは分離している。このディスプレイメモリワ ードは２バイトに分けられ、最初のバイトはキャラクタメモリのアドレスを示し 、２番目はメモリにおける１組のキャラクタワードに“キャラクタ・ワード”を 位置付けるためのサブアドレスである。各キャラクタ・メモリワードもまた２バ イトに分けられており、最初のバイトは色を決定し、第２のバイトは予め記憶さ れている文字セットから特定の文字を選択する。

このような市販されている汎用のマイクロコンピュータをビデオ表示情報の処理 に使用することは、システムの処理速度の増大につながるが、またシステムの製 造コストの増加やシステムの規模の増大、即ち、チップの“専有面積”の増大と なる。

マイクロ制御ユニットがまた使用され、回路には必要となっている。マイクロ制 御ユニットは、ラスタメモリユニットで使用できるようにホストコンピュータか らの命令を解読し、ラスタメモリに表示情報を書込むとともに、ビデオ制御回路 がラスタメモリからの情報を読出し、それをＣＲＴドライブ回路で使用できるビ デオ信号に変換するような制御情報を出力する。Ａｃｋｌｅｙ等のＵＳＰＮ４． ２４３．９８４はスプライト位置とその色に関するオーバレイ制御や、優先順位 の選択、シーケンス制御及びメモリ制御のための一般的な回路要素を含むビデオ 表示プロセッサを開示している。

ＲａｈｍａｎのＵＳＰＮ４，４２０，７７０は、フィールド修正論理回路や、優 先順位回路及び水平、垂直のビットマツプメモリを備えたビデオの背景を作成す るシステムを示している。

他にも、マイクロプロセッサを備えたコンピュータとのインターフェースを行う ために、アドレスバスやデータバス及び制御信号線を含む表示回路が開発されて きている。ある表示回路には、ＤＭＡ制御や、複数のメモリと協動するように接 続された複数のレジスタを用い、表示の衝突を検知したり表示の優先順位を決め る論理回路を含む、プレイフィールドやスプライト・パターンの作成要素が含ま れている。

さらには、２つの市販のマイクロプロセッサによるシステムでは、各市販のプロ セッサはＤＩＰ型であるため、チップ間の配線数が増大する。ＬＳＩ回路設計に おいて、これはマザーボードや回路基板コストの増加となり、またノイズを拾う 原因になるため、しばしばフィルタを付加したり、信号のレベルを上げなければ ならない、これは通常、消費電力の増加となっていた。２つのマイクロプロセッ サを用いたシステムが非常に高価である（パーソナルコンピュータ市場の上位の 価格）こと以外に、ノイズを拾い易くなったりすることによるフィルタリングの コストなどを考慮して、表示出力の質を落すように指示されるため、このような ２つのマイクロプロセッサによる表示の質の向上があまりなされていない。

これ以外にも、互いに異なる種々のアプローチがなされてきている０例えば、ラ スタスキャン・ラインバッファ構造で設計された表示生成回路があり、これでは 、一般的なマイクロプロセッサが表示内容を記憶するＲＡＭをアドレスするのに 使用されている。その回路では、ディスプレイを移動する表示物（スプライト） と、静止している表示物（プレイフィールド）とに分けている。このアプローチ は、上述した２つのマイクロプロセッサを用いる場合よりもコストが安くなり、 チップの配列が少なくなり、チップ間の配線も少なくなるが、２つのマイクロプ ロセッサを用いたシステムよりもシステムの機能や表示能力が低下する。

機能が向上したマイクロプロセッサを備えたシステムのビデオ生成器が、Ｈｏｇ ａｎ等のＵＳＰＮ３，９９６，５８５に示されている。ここでは、ビデオ生成器 が複数のバッファレジスタで実現されている。Ｈｏｇａｎは、このビデオ生成器 をＲＡＭから得られたビットマツプ情報を処理するのに使用している。パターン ジェネレータは各スキャンラインのデータを解読し、この解読されたラスタライ ンデータは、表示のためにバッファレジスタに記憶される。パターンジェネレー タはまた制御データを解読し、衝突するかを決定する。解読された衝突制御デー タは、バッファレジスタに格納される＊　Ｈｏｇａｎの回路は、システムのマイ クロプロセッサを簡単なビデオ表示データの再生や操作から開放することにある 。

Ｈｏｇａｎ等の表示生成回路へのアプローチに引き続き、他にもデコーダを備え たビデオ表示生成器が開発されている。そのような回路は、２番目の汎用のマイ クロプロセッサを用いずにビデオ生成器を駆動しているが、移動するものや静止 しているプレイフィールドの表示物情報などをビデオ表示器に出力するために、 表示命令のデコード回路を使用している。これにより、単一の（汎用の）マイク ロプロセッサの仕事量を減らし、２番目のマイクロプロセッサを不要にしている ｍ　Ｈｏｇａｎ等の回路を含む、これらの回路のいずれもが、多くのレジスタの 要求を満たすメモリや記憶領域の増大を必要としている。そして、これらビデオ 表示生成器は、それら回路を静止画像の固定表示データを処理するデコーダ、Ｒ ＡＭ、及びレジスタ、さらには移動する表示データを処理するデコーダーセレク タやレジスタに分けている。

マイクロプロセッサを備えたパーソナルコンピュータに組込むことができる補助 回路を提供しようとするもので、この補助回路はマイクロプロセッサの能力を有 し、ビットマツプデータの操作能力を有している。しかし、２番目のマイクロプ ロセッサを用いたときのように、空間やスペースを増やすことがなく、デコード を用いた場合のようにメモリを増大させず、しかもチップ間や背面の配線を最小 にするものである。

！豆Ｑ！わ アミガ（Ａｍｉｇａ）パーソナルコンピュータは、低コストで進んだグラフィッ ク機能を備えた高性能のコンピュータである０本発明の目的は、シミュレーショ ンやアニメーションのために高速のグラフィックが可能で、しかも低コストで十 分な処理能力を備えた高解像度のカラーディスプレイを提供することにある。

高解像度のカラーディスプレイは、メモリコストの連続した劇的な減少により、 ますますあたりまえになってきている、しかし、その結果である巨大な表示バッ ファメモリのために、線を引いたり、表示イメージを移動したりするのがうんざ りするほど遅くなり、特にこれは単一の従来のマイクロプロセッサを用いている 場合は顕著になっている。このような事態は、マルチチャネルのステレオサウン ドや、高速のラインバッファ（スプライトのような）そしてフルトラツクのフロ ッピィディスク・バッファなどの、メモリバスの時間にディスプレイと競合する ような、他の大規模なメモリ転送チャネルにより悪化されている。高解像度のカ ラーで、高速に移動可能は表示及び低い製造コストといった相客れない目的の達 成は、本願発明によりほとんど解決される。ハードウェアの解決には、それらを カスタム・シリコンチップ化することにより、より低コストにできる。

ＤＭＡチャネルを多く用いることにより、データ転送及び、ウィンドウ表示や実 時間での動的表示に特有なビーム位置の検知の大部分を、主プロセツサの負担か ら除くことができる。モトローラ社製の６８０００が主プロセツサとして使用さ れており、各パスサイクルヲ交互に使用するシステム設計を行うことにより、６ ８０００の実行を増大させて６８０００がほとんどの時間を最大速度で実行でき るようにしている。以下に説明する特別な機能は、２つのカスタム設計されたＶ ＬＳＩによって実現されている。これらＶＬＳＩは６８０００と協動して動作し 、完全なインターリーブで共有メモリを使用している。６８０００はフルスピー ドで実行するために、各オルタネートクロツクサイクルの間にメモリバスなアク セスするだけであるから、メモリバスの残りの時間は他のアクティブなもののた めに開放されている。コプロセッサとプリッタ（Ｂｌｉｔｔｅｒ）と呼ばれるデ ータ移動用のＤＭＡチャネルは、ジョブを実行するために６８０００よりタイム スチールして、６８０００より速く実行することができる。このように、システ ムのＤＭＡチャネルは最大機能を発揮できるように設計されており、最も効率的 なハードウェア要素を用いてタスクが実行される。

カスタムの表示用コプロセッサは、ビデオビームの位置に同期して特別な目的の レジスタのほとんどを変更することができる。これにより、画面中央をカラーパ レットに変更したり、スクリーンを、各部分がそれぞれ異なる解像度と色構成を 有する、複数の水平方向の部分に分割したり、また６８０００に対しビームに同 期したインクラブド信号を出力することができる。コプロセッサは、ブランキン グ間隔と同様に、ラインの中央で１画面に何回もトリガな発生することができる 。コプロセッサ自体は、一般的な計算タスクのために６８００を開放しながら、 特別な目的のハードウェアのレジスタの大部分に直接影響を与えることができる 。

３２個のカラーレジスタが設けられており、レジスタのそれぞれは４ビツトの赤 （Ｒ）、４ビツトの緑（Ｇ）　、４ビツトの青、（Ｂ）の明暗度情報からなる１ ２ビツトを備えている。これにより、システムカラーパレットとして、各レジス タごとに４，０９６色を選択できることになる。ビットブレーンアドレッシング と呼ばれる、ビットマツプ表示メモリ構造が用いられており、この方法は、メモ リ内でビットブレーン（画素の代わりに）を−まとめにするもので、これにより 個々のイメージにおけるビットブレーンの数や配合を変えることができ、またビ ットブレーンの数を減らすことにより速度を上げることができる。

８個の再使用可能な１６ビツト長のスプライトは、（スプライトが１対であると き）スプライト画素に対し最大１５色を選択できる八−ドウエアに組込まれてい る。このスプライトは容易に移動できるグラフィック表示物で、その表示は（プ レイフィールドと呼ばれる）背景からは全く独立して表示されている。これらス プライトは背景の上側あるいは下側にも表示することができる０画面上の１つの スプライトの最後のラインを表示したのち、スプライトＤＭＡチャネルは、他の スプライトイメージを画面のどこかに再生するために再使用されることもある（ １つのスプライトプロセッサの各再使用の間には、少なくとも１本の水平方向の ラインが形成されている）。

論理回路を追加することにより、衝突を検知して、内部事象の優先順位を絶えず 変更して制御できる。システムはスプライトとビットブレーンの背景（プレイフ ィールド）の間の表示優先順位を動的に制御することができる。そして、システ ムのハードウェアはプロダラムがそのような衝突に反応できるような、表示物間 の衝突を検知するのに使用される。

プリッタは高速にデータ移動に使用され、ビットブレーンによる動画に適用でき る。プリッタは最大３つのデータ源からのデータを効率的に取込み、２５６の異 なる方法のうちの１つによりデータを組合せ、それら組合わせたデータを格納領 域に随意に格納できる。

プリッタは矩形に構成されたメモリ領域に、パターン化されたラインを１秒当り 約百万ドツトの速さで引くことができる。そして、領域の塗込みを効率良く処理 することができる。

本願発明の更なる目的や利点は以下の説明を読むことにより、当業者にはより明 らかになるであろう。

区面Ω囚単ｌ説主 本願発明は後続の好適な実施例の詳細な説明を、添付した図面と関連付けて読む ことにより、より一層理解されるであろう。

第１図はアドレス・ジェネレータ（Ａｇｎｕｓ）チップのブロック図、第２図は 回路のビットマツプイメージ・マニュピレータ（Ｂｌｉｔｔｅ「　（プリッタ） ）の機能ブロック図、第３図は回路のライトペン・レジスタと同期カウンタ部分 のブロック図、 第４図は回路のＲＡＭアドレス・ジェネレータ部分のブロック図、 第５図はビットブレーンＤＭＡ制御回路のブロック図、第６図は回路のスプライ ト垂直方向比較器と位置レジスタ部分のブロック図、 第７図はコプロセッサ（Ｃｏｐｐｅｒ）のブロック図、第８図はアミガ（Ａｍｉ ｇａ）システムのブロック図、第９図はディスプレイ・エンコーダ（Ｄｅｎｉｓ ｅ）チップのブロック図、 第１０図はビットブレーン・データレジスタと配列器のブロック図、 第１１図はスプライト・データレジスタと配列器のブロック図、第１２図は衝突 検知回路の回路図、そして第１３図は表示優先順位制御回路の回路図である。

田’Ｂ　　日 アミガ（Ａｍｉｇａ）パーソナルコンピュータは低コストで高機能のグラフィッ クとサウンドシステムで、ビデオゲームやパーソナルコンピュータの応用分野の 高位に位置している。そのシステムはモトローラ社製の１６／３２ビツトのマイ クロプロセッサ６８０００で制御される３つのカスタムＩＣを含んでいる。これ らＩＣチップは標準的なテレビジョンあるいはＲＧＢカラーモニタに、すばらし いカラーグラフィックを提供できる。これらはゲームセンターの画質の解像度や 、ビデオゲームやアニメーション及び低解像度の写真を表示できる色、あるいは 画面のチクストに最大８０キヤラクタを表示できる。サウンド回路は、音質の点 で市販のシンセサイザーに匹敵できるように、４つのチャネルのそれぞれに複合 波形を複製度を使用することにより、チップのコストが低く保たれている。はと んど全てＭＯＳ製造に技術に支えられている共通シリコンゲート・ＮＭＯＳの製 造工程が選択されている。

第８図のアミガシステムのブロック図により、Ａｇｎｕｓ、Ｄｅｎｉｓｅ及びＰ ａｕｌａで示された３つのカスタムチップと、それらがいかにシステムのアドレ スバスとデータバスに接続されているかが示されている。このブロック図は、Ｒ ＡＭ４０１と、３つのカスタムチップの全てと、双方向性のトライステートバッ ファ４０３を通して６８０００マイクロプロセツサ４０２とを接続しているシス テムバスな示している。システムデータバス４０４は１６ビツトで、双方向性の バスである。レジスタアドレスバス４０５あるいはる。ＲＡＭ４０１へのアドレ スは、モトローラ６８０００プロセツサ４０２あるいはＡｇｎｕｓチップからの ＤＲＡバス４０６のいずれかから入力され、マルチプレクサ４０７の制御により そのいずれかが選択される。レジスタアドレスバス４０５あるいはＲＧＡバスは 、ＤＭＡでないときは、トライステートバッファ４０９を通して６８０００の出 力線４０８の下位アドレスビットにより駆動される。これにより、マイクロプロ セッサ４０２はカスタムチップを、あたかもＲＡＭであるかのように読み書きで きる。

ＤＭＡサイクルが必要なときは、Ａｇｎｕｓチップ４１０はデータバス要求線（ ＤＢＲ）４１１に信号を出力して、マイクロプロセッサ４０２に知らせる。これ により、バス制御回路４１２は線４１３上にＤＴＡＣＫ信号を出力する。この信 号は６８０００マイクロプロセツサ４０２の動作を中止させ、トライステートバ ッファ４０３と４０９を切換える。これにより、もはやプロセッサ４０２はシス テムデータバス４０４あるいはＲＧＡバス４０５をアクセスすることがなくなる 。このＤＭＡモードでは、Ａｇｎｕｓチップ４１０はそれ自身のアドレスバス、 すなわちＤＲＡバス４０６でＲＡＭ４０１をアドレスする。なお、このバス４０ ６はバス制御回路４１２の制御のもとにマルチプレクサ４０７によりＲＡＭ４０ １に入力されるように選択されている。一方、同時に、レジスタ・アドレスバス （ＲＧＡ）４０５にデータの目的先アドレスが出力されている。

ＲＧＡバス４０５上のレジスタアドレスは、ＲＡＭ４０１よりのデータの目的先 として、Ａｇｎｕｓチップ４１０を含む３つのカスタムチップのいずれかの複数 のレジスタの１つを選択する。

マイクロプロセッサ４０２とカスタムチップ、Ａｇｎｕｓチップ４１０％Ｄｅｎ ｉｓｅチップ４２０％Ｐａｕｌａチップ４３０との間の対話によるアミガ（Ａｍ ｉｇａ）コンピュータシステムの動作のより詳細な説明は、１９８５年の７月１ ９日に出願された“ビデオゲーム及びパーソナルコンビエータ“出願番号７５６ ，９１０、ここでは番号のみを示す継続中の出願に示されている０本願発明は主 として、Ａｇｎｕｓチップ４１０とＤｅｎｉｓｅチップ４２０を１つにまとめた 八−ドウエアを特徴としている。そして、ＡｇｎｕＳチップ４１０とＤｅｎｉｓ ｅチップ４２０のブロック図は、それぞれ第１図と９図に示されている。また、 Ｐａｕｌａチップ４３０に関連した八−ドウエアと特徴に関する説明は、１９８ ６年７月１８日に出願された継続中の出願“パーソナルコンピュータの周辺制御 回路”出願番号８８６，６１４に記述されている。この出願は参考のためにここ に組込まれている。

Ａ’ｇｎｕｓチップ４１０はアドレスジェネレータチップである（第１図）、そ のサイズは２３８Ｘ２Ｂ１平方ミルで、約２１．０００個のトランジスタを含ん でいる。その主な機能（チップエリアにおける）は、ＤＭＡサイクルの間に全て のレジスタのアドレスとＲＡＭアドレスを出力する、ＲＡＭアドレスジェネレー タ４５とレジスタアドレス・エンコーダ４３である。ＤＭＡはメモリとカスタム チップのうちの１つとの間で、マイクロプロセッサ４０２による割り込みルーチ ンの実行を要求することなくデータを転送する方法である。Ａｇｎｕｓチップは ＡｍｉｇａシステムのためのＤＭＡチャネルコントローラの全てを含んでいる。

それはまた、プリッタと呼ばれるハードウェアのビットマツプイメージ・マニュ ピレータ６７や、コバー（Ｃｏｐｐｅｒ）として示された表示同期用コプロセッ サ４７を含んでいる＊　Ａｇｎｕｓチップのブロック図は、ＤＭＡ制御回路や、 レジスタアドレスバス４０５及びＲＡＭアドレスバス４０６の駆動回路を示して おり、ＤＭＡ制御回路のそれぞれの１つよりの出力は、番号が付けられた２本の 矢印で区別されている。これらの矢印は、これらコントローラのそれぞれからの ＤＭＡチャネルの数を示している。これらコントローラはレジスタアドレス・エ ンコーダ４３とＲＡＭアドレス・ジェネレータ４５を駆動している。

Ａｇｎｕｓチップ４１０自体のレジスタを使用したデータ転送を含む、３つのチ ップのいずれも含む全てのＤＭＡデータ転送のために、Ａｇｎｕｓチップ４１０ は、データ源（ソース）と目的先（デスティネーション）の２つのアドレスを出 力している。ＤＭＡデー夕転送におけるソースはほとんどいつもダイナミックＲ ＡＭで、そのＲＡＭはＲＡＭアドレスジェネレータ４５でアドレスされる。チッ プレジスタはほとんどいつもＤＭＡデータ転送の目的先になっており、レジスタ アドレスエンコーダ４３でアドレスされている。

優先順位制御回路７３は、第８図に示されたバス制御回路４１２に、線４１１上 を介してバス要求信号ＤＢＲ信号を出力している。

このバス制御回路４１２はＤＭＡ動作中、６８０００マイクロプロセツサ４０２ がＲＡＭ４０１をアクセスさせないようにするのに必要である。ＤＭＡ制御回路 ４１，４７．５３，５７．６１及び６５のそれぞれは優先順位要求信号を出力し 、優先順位制御回路７３からの優先順位・エネーブル信号を入力している。実際 の回路はＤＭＡ制御回路のディジーチェイン接続したものに似ており、種々のタ イプのＤＭＡ要求に対し種々の優先順位を与えている。優先順位制御回路７３は ビデオビームカウンタ１１７よりビデオビーム計数値を入力する。このビームカ ウンタ１１７は同期カウンタ回路３１に含まれており、あるＤＭＡチャネルに付 与された優先順位に影響を与えることができる。メモリアクセスサイクルは後述 するように、ＤＭＡ制御回路とプロセッサ４０２の間で割当てられている。そし て、例えば、ビデオビームの計数値がビームがディスプレイをスキャンしていて 、ブランクでないことを示していると、ビットブレーン表示のためのＤＭＡ制御 回路には優先権が与えられ、ビットブレーンＤＭＡ制御回路がデータバス４０４ へのアクセスを要求するといつも、優先順位制御回路７３よりバス要求信号が出 力される。

、３つのカスタムチップのいずれかの１つのレジスタを、データバス４０４を介 したＲＡＭ４ｏ１へ、あルイはＲＡＭ４０１か６（７）ソースあるいは目的先と して選択するために、レジスタアドレスエンコーダ４３は、アミガコンピュータ の２５個のＤＭＡチャネルの１つがアクティブになるといつも、ＲＧＡバス４０ ５上に前もって定められたアドレスを出力する。レジスタアドレスバス４０５上 の全てのアドレスは、Ａｇｎｕｓチップ４１０のレジスタアドレスデコーダ２７ に入力される。このデコーダ２７は、プリッタ、コパー及びアゲナスチップに含 まれる他のレジスタ全てに複数の出力線２ドレスされると、デコーダ２７はその 出力線２９の１つに出力する。これにより、レジスタアドレスバス４０５のアド レスにより選択された特定のレジスタによってのみ、データバス４０４がアクセ ス可能になる。レジスタアドレスエンコーダ４３はＤＭＡチャネル制御回路によ って駆動され、各ＤＭＡチャネルのための制御回路によって選択された特有のコ ードでレジスタアドレスバス４０５を駆動している。ＲＧＡバス４０５の８ビツ トは、十分なアドレス情報を提供できるため、３つのチップの各レジスタはそれ ぞれ固有のアドレスを持つことができ、−ときにはチップ選択線あるいはレジス タのリード／ライト線を使用することなく、読込みや書込みを区別できる。Ａｇ ｎｕｓチップ４１０がＤＭＡ動作中でないときはいつも、エンコーダ４３はＲＧ Ａバス４０５に８個の“１°を出力する。これはデフオールド（不履行）あるい は”アドレスがない”ことを表している。

レジスタアドレスエンコーダ４３により、レジスタアドレスバス４０５上にＲＡ Ｍ４０１からのデータの転送先アドレスが出力されている間、ＲＡＭアドレスジ ェネレータ４５はＲＡＭ４０１のメモリワードをアクセスするためのアドレスを 出力し、それをＤＲＡＲＡＭ４０６上力する。こうして、ＤＭＡ動作が発生する と、Ａｇｎｕａチップ４１０はデータバス要求線４１１に信号を出力し、ＲＡＭ アドレスバス４０６でＲＡＭの１ワードをアドレスする。ＲＡＭアドレスジェネ レータ４５は、第４図により詳しく示されている。

アミガパーソナルコンピュータ・システムは、全部で２５個のＤＭＡチャネルを 備えている。第１図に示すように、２５の全ＤＭＡチャネルの制御信号はＲＡＭ アドレスジェネレータ４５に入力される。ＲＡＭアドレスジェネレータ４５は、 −組の２５個のポインタレジスタ１３８（第４図）を含み、各ポインタレジスタ は１８ビツトアドレスを有し、特定のＤＭＡチャネルのために、次にフェッチさ れるデータのメモリにおける位置を指示している。ポインタレジスタ１３８には 、プログラム制御のもとに、プロセッサ４０２あるいはコプロセッサ４７により データ（アドレス）がロードされる。

ＤＭＡチャネルは以下に述べる部分と関連している。それらは、スプライトＤＭ Ａ制御回路４１（８チヤネル）、コパー（Ｃｏｐｐｅｒ）　４７（１チヤネル） 、オーディオＤＭＡ制御回路５３（４チヤネル）、ビットブレーンＤＭＡ制御回 路５７（６チヤネル）、ディスクとリフレッシュＤＭＡ制御回路６１（２チヤネ ル）及びプリッタＤＭＡ制御回路６７（４チヤネル）である、２５個のＤＭＡチ ャネルのそれぞれに対し、１８ビツトのＲＡＭアドレスポイン、夕は指示された ポインタレジスタ１３８に格納され、ＤＭＡによりアクセスされるべきＲＡＭ４ ０１のメモリアドレスのデータを選択するためにそのチャネルがアクティブにな ると、その後ＤＲＡバス４０６に出力される。Ａｇｎｕｓチップ４１０よりのＤ ＲＡＲＡＭドレス、チップ内でマルチプレクサ６９により上位及び下位の順にバ イトが予め複合されており、それで１８というよりもむしろ９本の線が一度にＲ ＡＭアドレスバス４０６にＡｇｎｕｓチップ４１０から出力される。これにより 、９本のビンを他の目的のために使用できる。

第１図と第４図のマルチプレクサ６９は、直接ＤＲＡバス４０６に接続された出 力バッファレジスタ１４１を含んでいる。

ＲＡＭアドレスバス４０６は９本のビンからなるバスで、１８ビツトのマルチプ レクサされたアドレスを伝達して、ＲＡＭ４０１に格納された２５６にワード（ ５１２にバイト）の１つをアドレスしている。バス４０６はいつもＡｇｎ５ｕチ ツプ４１０により駆動されており、外部から選択されたりデマルチプレクスされ るときに、ＲＡＭ４０１のアドレスビンを駆動する。バス上のアドレスは、デー タが実際に伝達される前に、ＲＡＭ４０１にラッチされるように１／２メモリサ イクル早く出力される。ＲＡＭアドレスの下位９ビツトは、先立つメモリサイク ルの最後の半分の間にバス４０６に出力される。ＲＡＭアドレスの上位９ビツト は、現在のＤＭＡサイクルの最初の半分の間にバス４０６上に出力される。現在 のＤＭＡサイクルの第２の半分の間に、ＲＡＭに含まれていたデータは３つ垂れ と同時に、次のＤＭＡサイクル（もし要求されれば）のためのＲＡＭアドレスの 下位９ビツトが、ＲＡＭアドレスバスに出力される。

データ転送の間、ＲＡＭが転送先であれば、データは現在のＤＭＡサイクルの最 初の半分の間にレジスタからＲＡＭに転送される。

これを早読出しと呼ぶ、マイクロプロセッサにより読出される時、多くのレジス タはデータ源（ソース）として動作するが、２つのチップ・レジスタのみがＲＡ Ｍ４０１へのＤＭＡデータ転送のデータ源となる。これらはプリッタ転送先レジ スタ１１３とディスクデータリードレジスタ（図示せず）である、これらのＤＭ Ａ動作では早読出しサイクルを使用している。これは、ＤＭＡサイクルの最初の 半分が終了するまでに、ＲＡＭ４０１でデータを利用できるように、チップレジ スタよりデータが非常に早く読まれなければならないためである。この結果、Ａ ｇｎｕｓチップ４１０により、ごく短時間にレジスタアドレスをレジスタバス４ ０５に出力することができる。従って、ＲＧＡバス４０５に出力された早読出し アドレスは、サイクル確認のためのダミーアドレスである。チップアドレスデー タは、現在のＤＭＡサイクルの開始時に、Ａｇｎｕｓチップ４１０によって自動 的に出力される。これは、これら２つのＤＭＡサイクルのいずれかが発生しそう なとき、チップがそれを前もって決定できるようにするためである。

第４図のＲＡＭアドレスジェネレータ４５は、ＲＡＭアドレスバス４０６．２５ 個のポインタレジスタ１３８からなる１組、６個のモジュールレジスタ１３１か らなる１組及び６個のバックアップ（あるいは位置）レジスタ１２９からなる１ 組とからなっている。

前述された２５個のＤＭＡチャネルのそれぞれは、データバスへのアクセスが得 られたときに、ダイナミックＲＡＭ４０１をアドレスするためのアドレスポイン タを使用している。レジスタ１３８は１８ビツトのレジスタで、マイクロプロセ ッサ４０１あるいはコパー４７により開始アドレスがロードされる１８ビツトの レジスタである。各ポインタはＤＲＡＲＡＭ４０６上ドレスとして使用され、次 に使用されるメモリの次のアドレスを指示するために、一般的にはｌづつインク リメントされる。１つのＤＭＡチャネルが同じアドレスで繰返し再スタートされ なければならないとき、アドレスポインタはハードウェアレジスタにより自動的 に再ロードされる。これはバックアップあるいは位置レジスタ１２９を用いて実 行される。

６個のバックアップレジスタがあり、４つのオーディオチャネルに対して４個、 ２つのコパーの間接ジャンプレジスタに対して２つの位置レジスタがある。オー ディオＤＭＡの場合は、オーディオ波形の出力が終了するといつも、バックアッ プ値がポインタレジスタに再ロードされる。コプロセッサあるいはコパー４７の 場合は、２つのコパー位置レジスタ１２９のいずれかのアドレス（ストロボ）が 書込まれたときはいつも、バックアップ値がポインタレジスタ１３．８（プログ ラムカウンタ）に再ロードされる。

ビットブレーンＤＭＡ制御回路５７とプリッタ６７はビットマツプビデオイメー ジを表示するのに使用される。ウィンドウ、即ちスクリーンに表示されるビデオ イメージが、ＲＡＭ４０１に格納されたより大きなイメージの一部分であるとき 、ビットブレーンポインタレジスタ１３８に格納されるデータアドレスの値が、 画素の、１つの水平線の終端のアドレスから、そのイメージのためにスキャンさ れる次の画素ラインの開始位置のアドレスまで増加される必要がある。これを行 うためにモジュール・レジスタ１３１が使用される。

６つのモジュールレジスタ１３１があり、４つのプリッタチャネルのため４つ、 そして３つの偶数ビットブレーンチャネルと３つの奇数ビットブレーンチャネル により個々に使用される２つのレジスタがある。モジュールレジスタにはアドレ スジャンプ値が予めロードされている。このジャンプ値はスクリーン上の水平ラ インに表示されている最後のワードと、次のラインの最初のワードの始めまでの メモリにおけるワード数に等しい値である。ビデオスキャンラインの終端に到達 するときに、対応するポインタレジスタ１３８のアドレスを単にｌずつ増加させ る代わりに、次のビデオスキャンラインを表示するデータの最初となるＲＡＭ４ ０１のデータをアクセスするために、モジュールレジスタ１３１に格納されてい るアドレスジャンプ値をアドレスポインタに加算する。６つのビットブレーンは ２つのモジュールレジスタしか有しておらず、１つのレジスタは偶数のビットブ レーン用に、１つは奇数のビットブレーン用に確保されている。このようにして 、２つのプレイフィールドの各々に対して、メモリに格納されるデータの量をス クリーンに表示されるデータ量よりも多くすることができる。各プリッタチャネ ルはそれ自身のモジュールレジスタを有している。そこで、プリッタにより処理 される３つの“ソース”イメージと、１つの“目的光”イメージのそれぞれは、 メモリに格納される種々のサイズのイメージを有している。もちろんスクリーン 上体一サイズの１つのウィンドウ、のみを表示できる。

ＲＡＭアドレスジェネレータ４５には１８ビツトの加算器１３７があり、この加 算器はポインタレジスタにおけるインクリメントやデクリメントを実行しており 、また、スクリーンをスキャンしているビームが水平方向のスキャンラインの終 端に到達したときに（ビデオビームカウントとデータフェッチ停止レジスタの値 とを比較して決められる）、ビットブレーンやプリッタＤＭＡチャネルのために 、モジュールレジスタ１３１に格納されたモジュールを加算あるいは減算してい る。加算器１３７は、前述したオーディオＤＭＡあるいはコパーＤＭＡの発生時 に、対応するポインタレジスタ１３８の値に代えて、６個のバックアップレジス タ１２９の値を“加算”（置換える）するように切換えられる。バックアップレ ジスタ１２９とモジュールレジスタ１３１は、第１図と第４図のレジスタアドレ スデコーダ２７からのエネーブル線２９の制御のもとに、加算器１３７へ出力し ている。それで、唯一のモジュール値あるいはバックアップ値だけが、一度に加 算器１３７に入力される。第４図に示すように、コパー４７とオーディオＤＭＡ コントローラ５３に反応する線１３３上のゲート禁止信号は、ゲート１３５を制 御している。ゲート１３５がレジスタ１３８から加算器１３７への全ての入力を “０“に駆動している間、加算器１３７が加算モードで動作して、ゲート１３５ がバックアップ再ロード動作を制御している。これにより、バックアップレジス タ１２９の値がレジスタ１３８のそれ以前の値に置換えられる。インバート命令 とキャリイ命令がＤＭＡコントローラから加算器１３７に供給され、キャリイ及 びインバート命令によって供給される２ビツト入力に対応して、加算器１３７に より４つの動作が実行される。インバート命令は、要求に応じて、例えばメモリ オーバーラッピングを含むあるプリッタ動作の間、加算器を降順モードで動作さ せる。これにより、１つずつの減算やデクリメント動作が、加算あるいはインク リメント動作に代わって選ばれる。キャリイ命令は、必要に応じてモジュール値 及びバックアップ値を使用するために、ポインタを単にインクリメント／デクリ メントする代わりに、加算器により２つの入力を加算したり減算させることがで きる。加算器１３７はポインタ復帰値を供給しており、この値は次のメモリサイ クルの間に使用されるアドレスをポインタレジスタ１３８にセットするために、 マルチプレクサ１３９に出力される。マルチプレクサ１３９はまたデータバス４ ０４からの値を入力する。マルチプレクサ１３９ヘバス上のビットのいくつかを 繰返して入力することにより、１６ビツト以上のデータを１６ビツトのシステム データバスから入力できる。データバス４０４上のデータあるいは加算器１３８ からのポインタ復帰値のいずれかがマルチプレクサ１３９で選択され、レジスタ アドレスデコーダ２７で選択された特定のポインタレジスタ１３８にロードされ る。

ビットブレーン制御レジスタ５５とビットブレーンＤＭＡ制御部５７が第５図に 示されている。ここにはレジスタ１４３で示された６つのビットプレーン制御レ ジスタがあり、データバス４０４よりのデータを入力している。各ビットブレー ン用の制御レジスタ１４３には、レジスタアドレスデコーダ２７よりのエネーブ ル信号の制御のもとにデータがロードされる。レジスタ１４３の出力はタイミン グ入力とビットブレーンの動作信号とともに、ステートシーケンサ１４５に並列 に入力される。シーケンサ１４５は６つのビットブレーンＤＭＡチャネルのそれ ぞれに対して、６つの出力線の１つにパルスを出力する。各出力ラインはＲＡＭ アドレスジェネレータ４５とレジスタアドレスエンコーダ４３の両方に送られる 。第４図のＲＡＭアドレスジェネレータ４５への出力は、ＲＡＭのそのアドレス に格納されたビットブレーンデータなアクセスするために、ＲＡＭアドレスバス ４０６へ出力するための特定のポインタ選択するのに使用される。レジスタアド レスエンコーダ４３への同じ出力により、エンコーダはメモリからのビットブレ ーンデータの目的光を選択するために、レジスタアドレスバス４０５に出力しな ければならない８ビツトコードな選択する。線１４９上のビットブレーン動作信 号が優先順位制御回路７３から出力され、ビットブレーンＤＭＡ制御部がメモリ アクセスを要求するとき、そのＤＭＡ制御部に優先順位を与える。ビデオビーム 計数値がディスプレイがオンで優先順位が与えられなければならないことを指示 しているときにのみ、動作（ｒｕｎ）信号が出力される。これは、ビットブレー ンの開始／停止制御回路が、制御レジスタの間に含まれているディスプレイウィ ンドウの開始レジスタと停止レジスタ、そしてデータフェッチの開始及び停止レ ジスタにセットされた限界値の間に、ビデオビームの計数値が存在していること を指示しているときにのみ発生する。

エンコーダ４３とポインタレジスタ１３８へのライン上に出力するための第５図 の回路は、ＤＭＡ制御部の全てに使用される回路と同様である。

同期カウンタとライトベンレジスタ３１は、第３図に示されている。レジスタア ドレスデコーダ２７より線２９の１つがエネーブルになると、その回路はデータ バス４０４にアクセスする。ライトベン入力信号３３はライトペンレジスタ回路 １１９に入力され、テレビジョン同期信号３５は、同期ビデオカウンタ１１７に より、ディスプレイの動作とプロセッサの動作との同期を取るためにディスプレ イに出力される。ライトペン信号３３はその回路に接続されたライトペンポート から入力され、レジスタアドレスデコーダ２７の制御のもとに、ビームがライト ベンを通過したとき、ロードされるビーム計数値をデータバス４０４上に出力す る。同期ビデオビームカウンタ１１７の出力は、コパー４７、スプライト垂直位 置比較器３９及び優先順位制御回路７３に入力される。ビーム計数値はどのＤＭ Ａ制御部が次のメモリサイクルを要求できるかを決定したり、スプライトを表示 したり、及びブランキンギ間隔あるいはディスプレイの中央部で、コパー４７に よりレジスタの内容を変更するのに重要である。

（以下余白） スプライトのための垂直位置と比較回路の詳細は第６図に示されている。最大８ 個のスプライトのために、垂直開始位置レジスタ１５３と垂直停止位置レジスタ １５５には、レジスタアドレスデコーダ２７の制御により、データバス４０４か らデータがロードされる。各スプライトチャネルは、スプライトの表示を開始さ せたり、停止させるために、スプライトＤＭＡコントローラ４１のステートシー ケンサに２本の出力線１２０を送出している。同期ビデオビームカウンタ１１７ はスプライト垂直位置比較器３９に、計数値からなる垂直位置を出力している。

比較器３９への他の入力は、各スプライトの垂直開始及び垂直停止位置レジスタ の両方から供給されている。垂直方向の計数値が、レジスタ１５３と１５５のい ずれかの値を越えるか、その値に等しくなると、その出力がライン１２０を通し てスプライトＤＭＡコントローラ４１に送られる。スプライトＤＭＡコントロー ラはステートシーケンサを有し、８個のスプライトのそれぞれのための垂直位置 比較器の出力を入力し、レジスタアドレスエンコーダ４３、その次に８個のスプ ライトのそれぞれに出力線を有しているＲＡＭアドレスジェネレータ４５のポイ ンタレジスタ１３８を原動している。

コパー（Ｃｏｐｐｅｒ）　４７は１つのＤＭＡチャネルを使用して、その命令を フェッチするコプロセッサである。コパー４７に対応するポインタレジスタ１３ ８に記憶されたポインタは、命令あるいはプログラムカウンタで、コパーのため にプログラム命令のメモリにおける開始アドレスが予めロードされていなければ ならない、コパーは、プログラムを実行するためにプロセッサ４０２を自由にし ながら、・はとんど全てのグラフィックシステムを制御できる。コパーはまたチ ップ上のレジスタのほとんどの内容に直接影響を与えることができる。コパーは グラフィック表示において中央のスクリーンを修正したり、表示の間の垂直ブラ ンキング周期の間に発生させなければならないレジスタの値の変更を指示するた めの強力な手段としての役割を果している。特に、コパーはレジスタの更新制御 や、スプライトの位置の変更、カラーパレットの変更、オーディオチャネルの更 新及びプリッタの制御などを行うことができる。コパー４７はコプロセッサで、 たった３つの命令からなるそれ自身の命令セットを有している。コパーは次の命 令を実行できる。ＷＡＩＴはスクリーン上をスキャンしているビームが、スクリ ーン上のＸ、Ｙ座標で指定された特定の位置に到達するのを待つ、ＭＯＶＥはＲ ＡＭのデータを特別な目的のレジスタの１つに移動する。そして、５ＫＩＰはビ デオビームが既にその特定の位置に到達しているときは、次の命令を飛ばす、こ れらの命令の全ては連続したメモリ位置に置かれた２つの１６ビツトワードから なっている。コパーは命令をフェッチする度に、２つのワードをフェッチする。

ＭＯＶＥと５ＫＩＰ命令は２つのメモリサイクルと２つの命令ワードを要し、Ｗ ＡＩＴ命令は３つのメモリサイクルを要する。アミガシステムのためにセットさ れたＤＭＡ時間スロットの配分に従って、奇数のメモリサイクルのみがコパー４ ７により要求される。それで、ＭＯＶＥと５ＫＩＰ命令を実行するためには、４ つのメモリサイクルを要し、ＷＡＩＴ命令には６つのメモリサイクルが必要とな る。

ＭＯＶＥ命令はＲＡＭ４０１より目的先のレジスタにデータな転送する。ＭＯＶ Ｅ命令の最初のワードは目的先のレジスタのアドレスを含み、ＭＯＶＥ命令の２ 番目のワードは無関係である（そこには転送されるデータが含まれている）、Ｗ ＡＩＴ命令によりコパー４７は、ビーム位置の計数値が命令で特定された座標値 に等しくなるか、それよりも大きくなるまで待たされる。このウェイト中、コパ ー４７はシステムデータバス４０４をオフにし、いかなるメモリサイクルも使用 しない、第１の命令ワードはビーム位置の垂直及び水平方向の座標値を含んでい る。第２の命令ワードはエネーブルビットを含んでいる。このエネーブルビット は、ビーム位置の計数値のどのビットが比較するのに使用されるかを指示するマ スクを形成するのに使用される。５ＫＩＰ命令により、ビデオビーム位置の計数 値が命令中で与えられた値に等しいか、それよりも大きくなるとコパーは次の命 令をスキップする。

コパー４７は第７図に、より詳しく示されている。第１の命令レジスタは１７３ はデータバス４０４から入力した最初の命令ワードを格納しており、一方、第２ の命令レジスタはデータバス４０４から受取った２番目の命令ワードを受は取る 。バス４０４からレジスタ１７３と１７５へのデータのロードは、レジスタアド レスデコーダ２７からライン２９上に送られたエネーブル信号によって制御され る。第１番目の命令ワードと２番目の命令ワードの最下位ビットは、３つの命令 のいずれが実行されるかを決定するのに使用される。このように、単一ビットの 制御線１７７と１８１は、最初と２番目の命令ワードの最下位ビットのそれぞれ を、命令操作コードデコーダ１７９に入力している。操作コードデコーダ１７９ は入力の２ビツトを実行されるべき命令を決定するのに使用し、ＭＯＶＥ命令線 １８３．５ＫＩＰ命令線１８５あるいはＷＡＩＴ命令線１８７のいずれかをエネ ーブルにする。要求された命令を表しているこれら３つの出力線はステートシー ケンサ１９９に入力される。

最初の命令レジスタにロードされた下位の８ビツトは遅延ラッチ回路１９１に出 力される。ＭＯＶＥ命令がコパー４７で実行されると、これら８ビツトは、２番 目のワード命令のフェッチの間にデータバス上にあるデータが格納されるレジス タのアドレスを特定している。コパーでＭＯＶＥ命令が実行されると、遅延ラッ チ回路１９１よりの８とットデータは、遅れてレジスタアドレスエンコーダ４３ に出力され、バッファ回路２１を通してレジスタアドレスバス４０５に出力され る。ＲＧＡバス４０５の８ビツトにより、アドレスされている特定のレジスタが エネーブルにされ、ポインタレジスタで特定されたＲＡＭ４０１のアドレスから データバス４０４に出力されているデータを受取ることができる。

同期カウンタ回路３１のなかに含まれたビデオビーム位置カウンタ１１７は、コ パー４７の比較器１９３に１５ビツトのデータを出力している。ビデオビーム位 置カウンタ１１７の内容は、表示をスキャンしている電子ビームがスクリーン上 で到達した位置を示している。ＷＡＩＴあるいは５ＫＩＰ命令の間、第１の命令 ワードレジスタ１７３のとット１−１５は、水平Ｃとット１−７）及び垂直（ビ ット８−１５）ビーム位置を特定しており、ＡＮＤゲート１９５への１組の入力 データを形成している。ビームカウンタ１１７からの入力値は、比較器１９３で ＡＮＤゲート１９５よりの入力値と比較される。ＡＮＤゲート１９５の他の入力 組として、第２の命令ワードレジスタ１７５に含まれる下位ビットが供給されて いる。これらのビットはマスクを作成するのに使用されるエネーブルビットで、 比較器１９３はＷＡＩＴあるいは５ＫＩＰ命令の間、比較に際しあるビットを無 視する。最初の命令ワードによって特定され、２番目の命令ワードのエネーブル ビットによってマスクされていないビーム位置ビットが、さらなる動作が取られ る前に、比較器１９３において、ビデオビーム位置カウンタ１１７の計数値に対 してテストされる。比較器１９３の出力はステートシーケンサ１９９に送られる 。

ステートシーケンサ１９９はビーム計数値の比較結果と、実行される命令を特定 する入力に対応して、３つの出力信号を出力している。線２１９上のフェッチ出 力は、レジスタアドレスエンコーダ４３と、ＲＡＭアドレスジェネレータ４５の ポインタレジスタ（プログラムカウンタ）の両方に送出される。それでコパー４ ７は、優先順位制御回路７３が許可するとメモリにアクセスすることができる。

出力線２２１と２２３は第４図に示すＲＡＭアドレスジェネレータ４５に送られ る。第４図の線１３３上のゲート禁止信号は、出力線２２１と２２３がともにワ イアドオアされて得られる。そこで、いずれかの出力により、加算器１３７はバ ックアップ（位置）レジスタ１２９の値をプログラムカウンタ１３８に置換える ことができろ、２つの出力、ＪＵＭＰＩとＪＵＭＰ２がまた２つの各位置レジス タ１２９に送られる。この位置レジスタ１２９は、コパー４７により次に実行さ れる命令が記憶されているＲＡＭ４０１のアドレスを記憶しているる第１の位置 レジスタ１２９と第２の位置レジスタ１２９は、コパー４７で使用される２つの 間接ジャンプアドレスを含んでいる。コパー４７はプログラムカウンタ（プリン タレジスタ１３８）を使用し、各データフェッチの後、プログラムカウンタをイ ンクリメントしながら、ＲＡＭ４０１からその命令をフェッチしている。

ジャンプアドレス・ストロボ（ｓｔｒｏｂｅ）が書込まれると、対応する位置レ ジスタに格納されたアドレスは、コバー４７のプログラムカウンタにロードされ る。これにより、コパー４７はメモリの新な位置にジャンプできる。そして、こ こから次のプログラム命令がフェッチされる。そして、プログラム命令のフェッ チは他のジャンプアドレス・ストロボが発生するまで連続して行われる。各垂直 ブランキング間隔の開始時には、第１の位置レジスタ１２９のアドレスは、自動 的にプログラムカウンタな開始するのに使用され、ＪＵＭＰｌの出力が起動され る。そして、垂直ブランキング間隔の最後には、第１の位置レジスタ１２９で特 定されたＲＡＭ４０１のアドレスの命令により、コバー４７は自動的にその動作 を再び開始する。

プリッタＤＭＡコントローラ６５の動作は、第４図と第５図とを参照して十分に 説明されるやプリッタ制御レジスタのそれぞれはレジスタアドレスデコーダ２７ よりの線２９によってエネーブルされ、バス４０４よりレジスタ６３の１つにデ ータを転送している。

プリッタ制御レジスタ６３はステートシーケンサに送出する出力を有しており、 このシーケンサはビットブレーンコントローラ５７に間違して説明されたステー トシーケンサ１４５と同様の構成を有している。ステートシーケンサの出力、即 ち、４つのプリッタＤＭＡチャネルに対して全部で４つの出力は、レジスタアド レスエンコーダ４３に入力されている。このレジスタアドレスエンコーダ４３は 、バス制御回路４１２にライン４１１を通してデータバス要求を出力するための 優先順位制御回路７３を備え、また特定のレジスタを選択するコードをレジスタ アドレスバス４０５上に出力している。これら４つの出力はまた、ＲＡＭアドレ スジェネレータ４５に送られている。ここでは、ポインタレジスタの１つが選択 され、加算器１３７の入力として、逆（インバート）命令やキャリイ命令を出力 するための存在する追加回路がある。

第１図に示されたオーディオＤＭＡコントローラ５３の動作は、ビットブレーン ＤＭＡ制御のための、第４図と第５図に示された回路に非常に良く似ている。左 右のオーディオ制御情報を保持する１組のレジスタ５１があり、これらレジ８夕 の出力は、第５図にビットブレーンＤＭＡチャネルで示されたステートシーケン サ１４５と同様の４つの出力を有しているステートシーケンサに接続されている 。しかし、ビットブレーン及びプリッタＤＭＡコントローラの場合のように、モ ジュール（Ｍｏｄｕｌｏ）レジスタよりむしろ、オーディオＤＭＡ″：Ｊントロ ーラにより、バックアップレジスタに追加された出力が供給されている。コバー ４７のジャンプ出力のように、これらの出力は互いにワイヤードオアされ、加算 器１３７による加算以外を実行させるため、線１３３にゲート１３５に対するゲ ート禁止信号を供給している。対照的に、ビットブレーン及びプリッタ制御レジ スタ５５と６３のために、適当な時刻にモジュールレジスタ１３１への出力の送 出をエネーブルにするために、あるレジスタには表示位置計数データがロードさ れる。

プリッタ６７のハードウェアが第２図の機能的ブロック図で示されている。デー タバス４０４はレジスタアドレスデコーダ２７の制御のもとに、Ａ及びＢソース データレジスタ７７と７９に入力されている。Ａ及びＢソースデータレジスタ７ ７と７９のそれぞれは、それ以前にレジスタ７７と７９に入力されていたデータ ワードを格納するソースレジスタ７７ａと７９ａを備えた２つの１６ビツトレジ スタを含んでいる。Ａ及びＢソースデータレジスタのそれぞれは１６ビツトのバ レルシフタ８１に１６ビツトワードな出力している。データバス４０４はまた、 最初と２番目のワードなＡマスクレジスタ８３と８５に入力され、これらマスク レジスタからの出力はＡソースマスク回路９０にロードするために入力されてい る。Ａマスク回路９０は、レジスタ７７のワードがプリッタウィンドウの水平方 向のラインの最初及び、あるいは最後であるとき、第１図に示すプリッタＤＭＡ コントローラ６５から制御信号を入力する。

データバス４０４はまた、レジスタアドレスデコーダ２７の制御のもとに、Ｃソ ースデータレジスタ８９に入力を供給している。Ｃデータレジスタ８９は論理ユ ニット９１にデータを出力している。

この論理ユニットは、Ａ、Ｂ及びＣレジスタから入力した３つの入力に対し、取 り得る２５６通りの論理演算の１つを実行するように制御されている。Ａシフト カウントレジスタ９３とＢシフトカウントレジスタ９５のそれぞれには、データ バス４０４から４ビツトのデータがロードされる。シフトカウントレジスタ９３ と９５からの４ビツト出力は、バレルシフタ８１に供給されている。バレルシフ タ８１は、各ソースからの３２ビツトを含むシフタで、Ａ及びＢソースデータレ ジスタ７７と７９に対し個々に最大１５ビツトのシフトを行うことができる。バ レルシフタ８１かもの１６ビツトの出力は、Ａ及びＢ保持レジスタ１０１と１０ ２に供給されている。保持レジスタ１０１と１０２は１６ビツトを出力している 。プリッタ制御レジスタ６３はデータバス４０４からのデータワードを入力して いる。プリッタ制御ワードの８ビツトには、複数のミニターム（論理式）を選択 するビットを含んでいる。これらのビットは論理ユニット９１に入力され、Ａと Ｂ及びＣソース入力に関して実行されつる２５６個の論理演算の１つを選択して 組合せるために、８個の実行可能な論理式のいずれかを選択することができる。

論理ユニット９１はまたフィル（塗り込み）論理回路を含んでいる。この塗り込 み論理回路は、スクリーン上に表示されている表示対照物の水平方向の輪郭線間 にビットを塗込む（ｆｉｌｌ　ｉｎ　）　、この回路は、プリッタ制御レジスタ ６３に塗り込む動作なエネーブルにするビットがロードされていると、塗込みデ ータを作成するように動作する。各ビット及び各ワードに対して塗り込み回路は 、次のビットのために、あるいは、現在のワードに関するプリッタ動作が完了し ているとき、次のワードの最初のビットのために、塗り込み実行信号（Ｆｉｌｌ 　Ｃａｒｒｙ　０ｕｔ）を線１０７上に出力する。水平方向のライン上に最初に “１”が見出されると、排他的論理和回路１０８は、その線上に他の“ｌ”が出 現するまで、後続の零列を“ｌ”列に変換する。論理ユニット９１の出力はＤ保 持レジスタ１１３に入力され、Ｄ保持レジスタの出力はデータバス４０４上に出 力され、ＲＡＭ４０１に格納される。

データはデータバス４０４を介してディスプレイエンコーダチップ（Ｄｅｎｉｓ ｅ）　４２０　（第９図）に伝達されている。双方向バッファ３１３はデータバ スに接続され、このデータバスの延長部分３１５はＤｅｎｉｓｅチップ４２０の 回路を通して続いている。このデータバス３１５は１６ビツトで、種々のレジス タはデータバス３１５のデータを入力し、データバス３１５上にデータを出力し ている。

これらのレジスタはレジスタアドレスデコーダ３１９よりのロードエネーブル信 号３１７によって制御されている。このレジスタアドレスデコーダ３１９は、８ ビツトであるレジスタアドレスバス（ＲＧＡ）の延長部分３２５に接続されたバ ッファ回路３２３を通し、レジスタアドレスバス４０５を介してアドレスデコー ダ３１９に格納された目的先“命令”を利用している。レジスタアドレスデコー ダ３１９は目的先“命令”をデコードし、線３１７のうちの１つに出力して所望 の目的先レジスタに、あるいはそのレジスタよりデータ転送を行うことができる 。

データバス３１５に接続されたレジスタの中にはビットプレーン制御レジスタ３ ２７がある。これらのレジスタ３２７はビットブレーン選択配列回路３２９にデ ータを出力しており、このビットブレーン選択配列器３２９は、６個あるビット ブレーンデータレジスタ３３１より入力したビットブレーンデータな順番に並べ る（配列器として）ように動作している。レジスタ３３１のそれぞれは、レジス タアドレスデコーダ３１９により選択されたときに配列器３２９にデータを出力 できるように、配列器に接続されている。ビットブレーン選択レジスタ３２９の 出力は、ビットブレーンバス３３３を構成する６ビツトである。ビットブレーン バス３３３は、衝突検知回路３３５と表示優先制御回路３３７の両方に、色レジ スタを選択するデータを出力するように接続されている。

水平同期ビームカウンタ３３９がＤｅｎｉｓｅチップ上にあり、Ａｇｎｕｓチッ プ４１０のビームカウンタと同期している。このカウンタの出力はビットブレー ン制御レジスタ３２７に接続され、スプライトの水平位置比較回路３４１に入力 されている。

スプライト水平位置レジスタ３４３は、データバス３１５よりのデータを入力し ている。スプライト水平位置レジスタ３４３からの出力は、スプライトの水平位 置比較回路３４１に２番目の入力として入力されている。このスプライト位置比 較回路は３４１は、水平同期ビームカウンタ３３９よりの８とットワードと、ス プライト水平位置レジスタ３４３の１つよりの１ワードとを比較している。

データバス３１５からのデータを入力する８個のスプライトのそれぞれに対し、 ２つの８ビツトのスプライトデータレジスタ３４５がある。これらスプライトデ ータレジスタ３４５は、順番を並べるように動作し、８対の信号線を出力してス プライトバス３４９を形成しているスプライト選択配列器３４７にデータを出力 している。

従って、スプライトバス３４９は１６ビツト幅を有している。スプライト水平位 置比較回路３４１からのデータはスプライト選択配列器３４７に入力されている 。スプライトバス３４９は衝突検知回路３β５と表示優先制御回路３３７の両方 に接続されている。

衝突制御レジスタ３５１はデータバス３１５よりのデータを入力し、衝突制御レ ジスタ３５１の出力は衝突検知回路３３５に入力されている。衝突検知回路３３ ５よりの１６ビツト出力は、データバス３１５データを出力できるように接続さ れている衝突格納レジスタ３５３に入力されている。

ビットブレーン優先順位及び制御レジスタ３５５はデータバス３１５からのデー タを入力し、その出力は表示優先順位制御回路３３７に接続されている。この表 示優先順位制御回路３３７は色選択レジスタ３５７に５ビツトデータを送出して いる。

色選択デコーダ３５７は、排他的に選択されて３２個の色レジスタ３５９の１つ をエネーブルにする３２本の出力線を有している。

これら色レジスタ３５９は、表示を行うのに使用される赤、緑及び青色の電子銃 を制御する１２ビツトコードな用いているディスプレイ装置にビデオを供給する ように動作している。３２個の色レジスタ３５９には、データバス３１５よりデ ータがロードされる。

ビデオ出力は、ビットブレーンバス３３３よりデータを入力している保持及び修 正回路３６０に送られる。この回路３６０はビットプレーン制御レジスタ３５５ よりの出力によりエネーブルにされる。

マウスカウンタ３６１のような補助的な周辺機器コントローラもまたデータバス ３１５に接続することができる。そのようなマウスカウンタ３６１は、市販のカ ーソル移動装置とともに使用でき、データバス３１５のデータを入力したり、バ ス３１５上にデータをダンプすることができる。

６つあるビットブレーンデータレジスタ３３１　（第１ｏｉ）は、それぞれ１６ ビツト幅を有している。６つのビットプレーンデータレジスタ３３１のそれぞれ は、それぞれがレジスタ３３１の１つに接続されたビットブレーン並置レジスタ ３６３に、１６ビツト情報を出力している。ビットデータレジスタ３３１におけ る並置レジスタ３６３へのデータ転送は、アクティブとなっている全ビットブレ ーンのデータが、ＤＭＡ制御のちとにビットブレーンデータレジスタ３３１に転 送されてしまった後に行われる。各ビットブレーン並置レジスタ３６３は、ビッ トブレーンバス３３３を構成している出力線に、シリアル形式でビットブレーン 情報を出力する。これは、ビットブレーンレジスタ１への線３１７により、この レジスタにデータがロードされた後に生じる。これはビットプレーン制御レジス タ３２７よりの線３６５上のビットブレーン制御レジスタエネーブル信号に応答 して、全てのビットブレーンレジスタによる配列器へのデータの同時ダンプのト リガとなっている。

第１１図のＤｅｎｉｓｅチップのスプライト選択配列器部分は、前述したチップ のビットブレーン部分で説明したような並直変換及びデータ配列を行っている。

８個のスプライトのそれぞれに対するスプライトデータレジスタ３４５は、２つ の１６ビツトスブライトデータレジスタ３６７で構成されている０合計８対の１ ６ビツトレジスタ３６７は、データバス３１５よりのデータを入力している。

個々のスプライトデータレジスタ３６７のそれぞれは、合計８対からなる対応す るスプライト並置レジスタ３６９に接続されている。

１６個のスプライト並置レジスタ３６９のそれぞれは、スプライトバス３３３を 構成している１６本の出力線上に、レジスタ３６９の各組からの出力とともに、 スプライトデータを直列で出力している。これは、スプライト位置比較回路３４ １からレジスタ３６９のそれぞれに出力されている１６本の出力線３７１の１つ の信号により制御されている。

衝突検知回路３３５の詳細は第１２図に示されている。８個のスプライトあるい は２つのプレイフィールドのいずれかを表示するのに使用されている零でないビ ットで定義される２つあるいはそれ以上の表示物が、同じ画素位置でオーバラッ プするとき、衝突であると検知される。２段のＮＡＮＤ回路３７３と３７５（ゲ ート３７３は最初の段であり、ゲート３７５は２番目の段である）からなる論理 アレイ回路により、衝突検知回路が形成されている。最初のＮＡＮＤゲート３７ ３は、ビットブレーンバス３３３とスプライトバス３４９の各ラインから、逆変 換された（インバータ３７２を用い）データあるいはインバートされていないデ ータを入力している。２番目の段のＮＡＮＤゲート３７５のそれぞれは、あるス プライトあるいはプレイフィールドがミニタームを形成するように、第１段のＮ ＡＮＤゲート３７３のうちの選ばれた数の出力を、入力として接続している。衝 突制御レジスタ３５１にロードされたビットにより、衝突格納レジスタ３５３に ビットをセットするとき、奇数のスプライト及び特定のビットブレーンが検知回 路３５３で使用されたかどうかが決定される。この制御レジスタ３５１のビット により選択された結果により、衝突の検知に使用されるビットの優先順位が特定 される。

表示優先制御回路のビットブレーン及び表示優先順位部分は、第１３図に詳しく 示されている０表示優先制御回路３３７はＮＡＮＤゲート３７７と３７８の２段 からなる論理アレイ回路により実行される。第１段のＮＡＮＤゲート３７７は、 ビットブレーンバス３３３の６本の線とスプライトバス３４９の１６ラインのそ れぞれから、インバートされた（インバータ３７６を通し）データ、あるいはイ ンバートされないデータを入力しており、またビットブレーン優先順位レジスタ ３５５より入力を受取り、ミニターム（ＭＩＮＴＥＲＭ）のアレイを出力してい る。第１段のＮＡＮＤ３７７の出力の選択して結合することにより、色選択レジ スタ３５７に送出される５ビツトデータを出力している。スプライトは互いに関 連して優先順位が固定されているが、スプライトに、及び互いに関連している偶 数と奇数のビットブレーンの優先順位は、ビットブレーン制御レジスタで制御さ れることができる。

色選択デコーダ３５７は、３２本の制御線を３２個のレジスタ３５９に供給し、 赤、緑及び青ビデオカラー濃度の３つの４ビツトカラーコードワードを選択して いる０色レジスタのそれぞれには、データバス３１５よりの色を定義するビット がロードされている。

勉作塁皿鎗 Ａｍｉｇａパーソナルコンピュータを使用するとき、ディスプレイスクリーン上 に表示される表示には２つの基本的な部分がある。

１つは、スプライトと呼ばれる容易に移動できる表示物で、２っめはプレイフィ ールドあるいはプレイフィールド表示物と呼ばれる移動じないか、あるいはゆっ くりと移動するものがある。ブ、レイフィールドはスプライトや表示物が表示さ れる背景、あるいはスプライトや表示物が相互に影響し合う背景である。プレイ フィールドの表示物は単なるプレイフィールドの小区分であるが、Ａｍｉｇａシ ステムのソフトウェアにより、ある種の表示物であると考えることができる。た とえプレイフィールド表示物は移動しない表示物であると分類されていても、こ れらの表示物はプレイフィールドアニメーションと呼ばれる技術により、移動す るように表示することができる。このように、プリッタはスクリーン上でプレイ フィールド表示物を高速に再び書込むことができ、それらが表示された背景ある いはプレイフィールドをセーブしたり再記憶しながら動くように表示することが できる。

プレイフィールド表示には２つの異なる動作モード、即ち、通常の解像度と高解 像度モードとがある０通常の解像度モードでは、スクリーン上に各水平線を形成 する３２０画素あるいはビクセルがある。これは標準の家庭用テレビジョンに一 般的に使用される解像度である。高解像度の画像は通常の高解像度のモノクロあ るいはＲＧＢモニタにのみ利用されている。高解像度モードでは、スクリーンの 表示の各水平線を形成する６４０画素が存在し、ディスプレイスクリーンの垂直 方向に約２００線が存在している。しかし、インターレースモードでは、表示用 スクリーン当り垂直方向に通常約２００本が存在する。インターレースモードで は、ビデオスキャニング回路は１フレームの間２００組の線を表示する（これは １秒当り６０回光発生る）が、次の表示フレームでは、ビデオスキャン回路吐各 線間に各フレームの２００線を置くことにより、スクリーン上に異なる２００線 をインターレースしている。これにより垂直方向の解像度が倍になる。ビデオビ ームカウンタ１１７からのカウント値は、２つのフレームを区別するために、イ ンターレースモードのために使用される長いフレーム（ｌｏｎｇ−ｆｒａｍｅ） 　ビットを含んでいる。ビットブレーン制御レジスタは、水平方向のビット解像 度と垂直方向の解像度のためのインターレースモードの両方を定義するビットを 含んでいる。１ビツトは高解像度モードを選択し、他のビットはインターレース モードをエネーブルにする。

Ａｍｉｇａシステムでは、使用者は使用可能な４０９６色から３２色を含むカラ ー“パレット”を規定できる０通常の解像度のモードでは、カラーパレットの３ ２色のうちのいずれの１色でも選択でき、表示されているオーバロール画像を形 成している画素要素（Ｐｉｘｅｌ）のいずれにも適合させることができる０画素 はビデオ表示の最小の要素である。高解像度のモードでは、各画素はカラーパレ ットに含まれる１６色のいずれか１色をとり得る。特別な保持及び修正動作モー ドでは、標準のテレビジョンのスクリーン上に同時に最大３６１６色を、または ＲＧＢモニタのスクリーン上には最大４０９６色を描くことができる。

スクリーン上に表示された画素のそれぞれは、ＡｍｉｇａのＲＡＭの１つあるい はそれ以上のビットで表される。このように、各個々の画素要素に対し、３２個 のカラーレジスタ３５９のいずれがその画素のカラー情報を含むかを決定する、 対応するビット列がコンピュータメモリの中に存在している０画素は２次元配列 （水平及び垂直）で構成されているため、プレイフィールドはカラ一平面とみな される。プレイフィールド画素のそれぞれの色を決定するビットを含むＲＡＭ４ ０１の対応する部分は、ビットブレーンと呼ばれる。各画素に使用される色の値 は、ビットブレーンの一部として直接メモリに格納されることがなく、以前にカ ラーパレットとして参照されたカラーテーブルに格納される。３２のカラーレジ スタ３５９はディスプレイエンコーダチップ４２０に含まれ、１組の１２ビツト レジスタからなっている。そして、これらレジスタのそれぞれは、色選択レジス タ３５７からの３２本の線の１つによって選択される。このようにして、ディス プレイ上のいかなる特定の画素も、３２色の１つを有することができる。３２個 のレジスタのそれぞれの内容は使用者により選択できる。各レジスタに含まれる １２ビツトにより、合計４０９６色のうちから、各カラーレジスタに対する色を 選択することができる。Ｃ０ＬＯＲＯレジスタはスクリーンの背景色のために常 に取っておかれている。全ての他の表示物は背景よりも高い優先順位を有してい るため、背景色は表示物がないときはディスプレイのどの領域にも表示される。

２つ以上の色のパレットから特定の画素の色を選択するには、スクリーン上に表 示されている各画素に対応して、いくつかのカラーレジスタのうちの１つが選択 できるように、ＲＡＭ４０１に単一ビット以上がなければならない、このように して、唯一のビットブレーンがプレイフィールドの色を指定するのに使用されて いるときは、そのプレイフィールドの各画素要素は、カラーレジスタＣ０ＬＯＲ ＯとＣ０ＬＯＲ１で指定された色のみを有することができる。

画素要素の色を更に追加して選択するには、いくつかのピッ゛ドブレーンを結合 して個々の画素要素カラーレジスタを指定することにより行うことができる。ス クリーン上の画素要素の色を指定するためにいくつかのビットブレーンが結合さ れると、各ビットブレーンのビットが組合され、さらに色レジスタを追加して選 択できるより長い２進数となる０通常、Ａｍｉｇａシステムでは、単一のプレイ フィールドに対し、５つのビットブレーンのみがアクティブになる。各画素要素 に対し５つの２進数ビツトを組合せることにより、それぞれが色を特定する３２ 個の具なる色レジスタ３５９のうちから選択することができる。各ビットブレー ンはＲＡＭ４０１に格納された個々のビットブロックを形成している。しかし、 ディスプレイは、ビットブレーンをスタックされているものとして解釈している 。そこで、異なるビットブレーンの対応する位置にあるビットは表示用へ−ドウ ェアにより組合され、その画素要素の色を提供するのに使用される特定の色レジ スタに対応する２進数を作成している。ビットブレーン制御レジスタは３ビツト を含み、この３ビツトにより表示用の０から６個のビットブレーンをユーザが指 示することができる。

ビットブレーン制御レジスタはまた２つのプレイフィールドエネーブルビットを 含んでいる。２つのプレイフィールドモードでの動作時には、奇数番号のビット ブレーンの全てがプレイフィールド１として共に組合わされ、偶数番号のビット ブレーンの全てがプレイフィールド２として共に組合わされている０例えば、６ つのビットブレーンが指定され、２つのプレイフィールドモードが選択されると 、特定の画素要素のいずれに対しても、各プレイフィールドのために組合された ３ビツトにより、８種類の異なる色レジスタが指定される。そして、８個の色レ ジスタからなる組は各プレイフィールドに対して完全に区別されている。

ビットブレーンがプレイフィールド１あるいはプレイフィールド２のいずれかで 、ある特定の画素要素の対して全て“Ｏ”のデータを含む特別な場合が存在する ０画素要素が全て“０”に指示されていることは、プレイフィールドが透明モー ド（ＣＯＬＯＲＯレジスタは背景色を含んでいる）であることを意味している。

いずれか一方のプレイフィールドにおけるビットの組み合せが透明モードに設定 されていると、“隠れている”特定のプレイフィールド（例えば、他のプレイフ ィールド、スプライトあるいは背景色）が何であれ、表示装置はその色を表示す る。ユーザーはプレイフィールドやスプライトの相対的な目で見る優先順位を、 ビットブレーン優先順位制御レジスタ３５５を用いて制御することにより、ある 表示物を前に、あるいは互いに後に置くかどうかを指示することができる。

この２つのプレイフィールドモードでは、スクリーン上で２つのプレイフィール ドが組合わされて、２つのプレイフィールド表示が行われる。プレイフィールド ｌがプレイフィールド２よりも高い優先順位を有しているときは、各画素要素に 対する色は、プレイフィールドｌの奇数ビットブレーンで指示された色レジスタ を使用することにより、表示制御回路３３７によって選択される。しかし、スク リーン上のどの画素もがプレイフィールド１の奇数ビットプレーンにより透明モ ード（全ビットが０）に設定されていると、画素はブレ°イフィールド２に関連 する偶数ビットブレーンにより指示された色レジスタを用いて着色される０両方 のプレイフィールドのビットブレーンが同じ画素に対しＣ０ＬＯＲＯレジスタを 選択していると、その画素要素はＣ０ＬＯＲＯレジスタに含まれる背景色で着色 される。

色レジスタ３５９に格納されている３２色の取り得る以上の色を同時に表示する ために、特別な保持及び修正モードがある。このモードは、ビットブレーン制御 レジスタ３５５内のビットを用いて選択される。このモードでは、システムはビ ットブレーンデータな異なった方法で解釈している。前述したように、色レジス タ３５９のそれぞれは、特定の色を指示する１２ビツトを含んでいる。ＲＧＢカ ラーモニタはＲＧＢ　（赤、緑、青）カラー人力信号により直接駆動され、ＲＧ Ｂカラー信号は実質的に単色の信号で、それぞれラスク表示用の赤、緑及び青色 の電子銃を駆動している０通常の解像度で使用するときは、色レジスタの１２ビ ツトは、ビットＯ〜３は青色用の電子銃の強度レベルを指示し、ビット４〜７は 緑色用の電子銃に、ビット８〜１１は赤色用の電子銃の強度を指示していると解 釈される。保持及び修正モードでは、先に表示された画素のカラー出力回路の値 が保持され、その値の３つの４ビツト部分のうちの１つが、その画素に対する最 初の４つのビットブレーンのデータにより修正される。保持及び修正モードでは 、ある画素要素に対してビットブレーン５及び６よりのビットの組合せが、ビッ トブレーン１〜４のビットが解釈される方法を変更するのに使用される。ビット ブレーンバス３３３と、色レジスタ３５９よりの１２のビデオ出力は、１２のビ デオ出力を有する保持及び修正回路３６０に入力されている。ある画素要素のた めのビットブレーン５と６のビットが“０”にセットされていると、最初の４つ のビットブレーンが１６個の色レジスタ３５９のうちの１つを選択するのに使用 される。

ビットブレーン５と６よりの２ビツトの他の３つの取り得る組合せにより、表示 されている先の画素（現在の画素の左側）の色は、４ビツトによる色の変更のほ かに、２倍にされる。ビットブレーン５と６に含まれているビットにより、表示 の赤、緑、青色部分のいずれが修正されるかどうかが決定される。ビットブレー ン１〜４の４ビツトが、表示装置の赤、緑、あるいは青色用の電子銃のいずれか を駆動するのに使用される４ビツト（１２ビツトのうちの）に置換えるために使 用される。このように、このモードでは、色レジスタからの出力のうちの２つの 部分（例えば緑と赤）は、先の画素要素から保持されており、１つの部分（例え ば青色部分）が、ビットブレーンに含まれるデータによって修正される。

テレビジョン画面上に表示される画素要素の各ラインは、所定の画素のそれぞれ に関連したビットを含んでいる１つあるいはそれ以上のビットブレーンなオーバ ラップして形成されている。各ビットブレーンは順番に、ＲＡＭ４０１の連続す る位置に１６ビツトデータワードのブロックを配して形成されている。ビットブ レーンのラインのそれぞれは連続したデータワードからなり、各データワードの 最上位ビットは、表示されている画素要素の最も左の画素に対応している。各メ モリワードは、表示画面を左から右に横断して移動するとき、メモリアドレスが 順次増加される。ビットブレーン全体が、その全てが表示されている画素要素に 対応していると、水、平方向のライン上に表示されている最も左の画素は、その すぐ上に表示されている水平方向のラインの右側の最後の画素に対応する画素ア ドレスよりも、１つ大きいアドレスのメモリワードに含まれるビットに対応して いる。各データワードにおいて、各ビットはスクリーン上の単一の画素を表して いる。各ビットブレーンのためにメモリに格納されたビット列で定義された１組 の表示ラインは、表示画面上に規定された各Ｘ、Ｙ位置に１ビツトを配置した、 ビットブレーンとして参照される、２次元のビット平面を定義している。ビット ブレーンは、全体として、スクリーン上のＸ−Ｙ座標のそれぞれに１ビツトを与 えている。

スクリーン上に背景色やｌあるいは２つのプレイフィールドを表示するために、 Ａｍｉｇａシステムには、使用されるビットブレーンのそれぞれのためのデータ ブロックのために、垂直ブランク時間の間に開始アドレスが与えらなければなら ない、ビットブレーンデータの開始は、６個の取り得るビットブレーンのそれぞ れのためにある１つのレジスタとともに、第４図のポインタレジスタ１３８に含 まれるポインタを用いて指示される。ビットブレーンポインタは、特定されたビ ットブレーンのためにデータが実際に始まる、ＲＡＭ４０１の開始アドレスを指 示するアドレスポインタである。レジスタ１３８のポインタは１９ビツトで、常 時更新されている。ＤＭＡサイクルの間、ひとたびビットブレーンデータのフェ ッチが開始されると、レジスタ１３８のポインタは加算器１３７を用いて連続し てインクリメントされ、フェッチされるＲＡＭ４０１の次の・ワードのアドレス を指示する。アクセスされるデータのアドレスは、Ａｇｕｎｕｓチップ４１０の ＲＡＭアドレスジェネレータ４５によりＤＲＡＲＡＭ４０６上力される。テレビ ジョンスクリーンの電子ビームが水平線上に表示される最後の画素に到達したと きは、その水平線の最後のデータワードが既にフェッチされているであろう、ビ ットブレーンのそれぞれのための各ポインタは、モジュールレジスタ１３１に含 まれるモジュール値によって調整される。この値は、加算器１３７を用いて、レ ジスタ１３８に格納されたポインタ値に加算される。このモジュール値の加算に より、次にフェッチされるデータワードが、確実にスクリーン上の次のライン上 に表示される最も左の画素に対応するメモリのワードとなる０個々のモジュール 値は偶数及び奇数のビットブレーンのために使用され、モジュールレジスタ１３ １の２つに格納される。

前述したように、通常の解像モードでは、各水平線に３２０の画素が存在してい る。各データワードは１６ビツトからなっているため、３２０ビツトを有する２ ｏワードは、各ビットブレーンに対し表示される画素の１水平線に対応する全て のデータを含むのに充分である。ビットブレーンのサイズがディスプレイウィン ドウのサイズと全く等しいときは、０”がモジュールレジスタ１３１にロードさ れる。この場合、ＲＡＭ４０１に格納されるビット数は、スクリーン上に現われ る画素の数と正確に等しくなる。電子ビームがスクリーンに沿って水平方向に移 動するにつれて、ビットブレーンのために各データワードがフェッチされるとき 、そのビットブレーンのためのポインタは、加算器１３７により１ずつインクリ メントされる。こうして、各水平ラインがビームによりスキャンされた後、次の ラインのデータフェッチが開始されるときは、ポインタレジスタ１３８に記憶さ れた値（ワード）は、先のラインが開始されたときのポインタ値よりも２０だけ 大きくなっているであろう、しかし、例えば、ビットブレーンが、表示される画 素数の丁度２倍の画素数を１水平線当り有していると、次のラインの画素のカラ ーを出力するのに使用されるデータは、次の水平線に関連するビットであること を確実にするため、２０ワードを法とする加算（モジュール）が使用されなけれ ばならない、水平線の最後の画素を表示したのち、６つのビットブレーンポイン タレジスタ１３８のうちの１つである、そのビットブレーンに対応するポインタ は、そのライン＋２０の開始メモリアドレスに対応する値を含んでいる。２０ワ ードのモジュールは、モジュールレジスタ１３１及び加算器１３７を使用して、 このポインタに加算される。これにより、次の水平線のデータフェッチが開始さ れるとき、メモリの次の２０ワードは（その特定の瞬間に、３２０個の有効な画 素上に表示されているものの右側あるいは左側に、プレイフィールド画像の一部 を対応づけるように）スキップされるであろう、この方法により、現在の表示に 使用されていないデータのアドレスは、ジェネレータ４５によりＲＡＭアドレス バス４０６に出力されことはない、プレイフィールドを表示するのに高解像度モ ードが使用されるとき、各ラインに対して２０ワードでなく、４ｏワードがフェ ッチされなければならない。

そしてビットブレーンがウインドウサイズの２倍であるとき、モジュールは４０ となる。

システムは許容表示ウィンドウよりも大きいサイズ（例えばその２倍）のビット ブレーンで規定された画像の他の部分（例えば右半分）を表示するようにも指示 できる。その場合、スクリーンの上部左の画素を表示するために最初のビットが フェッチされるとき（垂直ブランキングの間）、そのビットブレーンのためのポ インタレジスタ１３８には異なるポインタ値がセットされる。６４０ビツト幅の 水平線を有するビットブレーンにより規定された画像の右半分のみを表示するた めには、画像の左半分のみが表示されるときの開始アドレスよりも、２０ワード （３２０ビツト）大きくなければならない、この場合、各ラインがスキャンされ た後、画像の左半分に関連したデータがアドレスされないように、モジューロは ２０のままである。

ビットブレーンモジュールレジスタ１３１に格納されたモジュールはまた、イン タレースされた画像を作成するのに使用される。ビデオビームカウンタ１１７に より作成されたフレームビットは、制御レジスタにロードされ、オペレーティン グシステム（Ｏ８）の垂直ブランキングルーチンの間に読取られる。このビット の状態により、システムは奇数フレームあるいは偶数フレームのいずれかを作成 することができる。このビットの値に基づき、奇数フレームのために、垂直ブラ ンキングルーチンがポインタレジスタ１３８にライン１に対応するアドレスをロ ードし、一方、偶数フレームのために、ライン２に関連するデータに対応するア ドレスがロードされる。コバー（Ｃｏｐｐｅｒ）　４７のスキップ命令がこれを 実現するために使用される０表示装置のフレームを交互に使用する間、メモリに 含まれる全画像の交互のライン表示には、レジスタ１３１のモジュール数を、モ ジュールに関連した通常値（所定の水平線を定義するメモリのデータが、一度に スクリーン上に表示される画素数を越えるまでのワード数）に加えて、メモリに おける１本の水平線に関連した合計のワード数に等しくする必要がある。メモリ に格納された“画像”が４００線と定義されていると、ｌフレームの間に２００ 本の奇数番号のラインが表示され、他の２００本の偶数番号のライレースモード では、スキャニング回路は垂直方向に他のフィールドごとの開始位置をスキャン の半分だけオフセットしている。奇数フレームのために、垂直ブランキング間隔 の間ビットブレーンのためにポインタレジスタ１３８にロードされたポインタは 、ある開始メモリアドレスにセットされる。そして、偶数フレームのために、偶 数フレームのスキャンの開始時点でポインタレジスタ１３８にロードされたポイ ンタの値は、１本の水平線に関するビットを含む、メモリの合計ワード数に加え た初期の開始メモリアドレスに対応している。

テレビジョンスクリーンと同じ大きさのプレイフィールドを作成するには、３２ ０画素と６４０画素（高解像度）のいずれかが選択され、縦方向は２００ライン あるいは４００ライン（インタレースモード）のいずれかとなる、しかし、スク リーン表示の実際の大きさは、ウィンドウサイズを定義することによりさらに調 整される。

プレイフィールドやスプライトを含む、規定された表示ウィンドウの外側には何 も表示されない０表示ウィンドウのサイズは、表示ウィンドウの開始され、停止 される水平及び垂直位置を指示、することにより定義される。垂直方向の開始及 び停止の解像度は、１本のスキャンラインであり、水平方向の開始と停止の解像 度は低解像度モードにおける１画素である０表示ウィンドウ開始レジスタは表示 ウィンドウの開始位置を制御しており、表示ウィンドウの開始位置の水平及び垂 直成分の両方は、Ａｇｕｎｕｓチップ４１０のビットブレーン制御レジスタの間 に位置しているこのレジスタに、プロセッサ４０２あるいはコバー（Ｃｏｐｐｅ ｒ）　４７によりロードされる。同様に、表示ウィンドウ停止レジスタはＡｇｎ ｕｓチップ４１０上にあり、表示ウィンドウの停止位置の水平及び垂直成分がロ ードされる。開始位置と同様に停止位置は、たとえ、高解像度あるいはインタレ ースモードが選択されていても、低解像度でノン・インクレースモードにより判 断される。

表示ウィンドウの開始及び停止レジスタにより表示ウィンドウのサイズが定義さ れた後、メモリからフェッチされたデータのためにスクリーン上における位置が 決定されなければならない、これは各ラインが開始し停止する水平方向の位置を 、ビットブレーン制御レジスタの間にあるデータフェッチ開始レジスタとデータ フェッチ停止レジスタにロードすることにより実行される。１画素の解像度と低 解像度とを有している表示ウィンドウレジスタと異なり、データフェッチレジス タはたった４画素の解像度を有している。これは、データフェッチの開始及び終 了位置を指示するのに、いずれのレジスタにおいても５ビツトのみが使用されて いるためである。ハードは最初のデータフェッチの後、そのデータを表示するま でにいくらかの時間を必要とする。その結果、ウィンドウ開始の値とデータフェ ッチ開始の値とは異なっており、これらレジスタはビットブレーンＤＭＡデータ フェッチの水平線のタイミングを制御している。低解像度モードでは、その時間 的差は８．５クロツクサイクルで、高解像度モードでは４．５クロツクサイクル である。

前述したように、ポインタレジスタ１３８に格納されたビットブレーンアドレス ポインタは、スクリーンにデータをフェッチするのに使用される。データフェッ チが開始されると、次のワードを指示するために、ポインタは連続してインクリ メントされる。データフェッチ停止レジスタは、水平線の終端に到達する時を規 定している。そして、その点（終端）でビットブレーン走査信号がオフされ、そ のビットブレーンのためにモジュールレジスタ１３１に含まれるモジュールが、 そのビットブレーンのためのポインタに加算される。こうして、レジスタが次の 水平線のためにフェッチされるデータの最初のワードのアドレスを含むように調 整される。２つのモジュールレジスタがあり、１つは奇数番号のビットブレーン のための（またはデュアルプレイフィールドモードでの動作時はプレイフィール ドｌのための）ビットブレーンｌモジュールレジスタと、偶数番号のビットブレ ーンのための（またはデュアルプレイフィールドモードでの動作時は、プレイフ ィールド２のための）ビットブレーン２モジユールレジスタとである。

プレイフィールドの表示を開始するには、ビットブレーンのポインタはセットさ れ、ビットブレーンＤＭＡがターン・オン（開始）されなければならない、ＤＭ Ａ制御レジスタのビットをセットすることにより、ビットプレーンＤＭＡが開始 される。垂直ブランキング間隔の後、プレイフィールドが表示される毎に、ビッ トプレーンポインタがリセットされなければならない、ビットプレーンの各組の ためにメモリの連続するワードのそれぞれを指示するように、ポインタレジスタ の値がインクリメントされてしまっており、今度は次の表示のために最初のワー ドを再度指示しなければならないため、このリセットが必要となる。コパー４７ のためのプログラム命令は、垂直ブランキングタスクの一部としてコパーな動作 させるのに使用される。

コパー４７の特徴の１つに、特定のビーム位置にくるのを待ってデータをシステ ムレジスタに転送する能力がある。そのウェイト期間中、コパー４７はビデオビ ーム位置カウンタ１１７の内容を直接検査している。こうして、コパー４７がビ ームが特定の位置に到達するのを待っている間、コパーはデータバスを全く使用 しない、従って、データバス４０４は他のＤＭＡチャネルや、マイクロプロセッ サ４０２により使用されるように開放される。ウェイト条件が満足されると、コ パー４７はプリッタ６７あるいはマイクロプロセッサ４０２のいずれかよりメモ リサイクルをスチール（盗み）し、指示されたデータを、選択された特定の目的 のレジスタに転送する。

コパー４７は奇数番号のメモリサイクルの間のみバスを要求する２サイクルのプ ロセッサである。これにより、オーディオ、ディスク、リフレッシュＤＭＡ及び ほとんどの低解像度の表示のＤＭＡアクセス、これらの全ては偶数番号のメモリ サイクルでのみ使用されるＤＭＡアクセスとの衝突を防止している。そこで、コ パー４７はプロセッサ４０２やプリッタ６７よりも高いだけの優先順位牽必要コ バー４７の命令リストは、垂直ブランキング間隔で全てのレジスタをリセットし たり、スクリーンの中央を変更するのに必要なレジスタの変更を行うのに充分で ある１例えば、プレイフィールドの表示に使用された奇数及び偶数ビットプレー ンのポインタやスプライトポインタは、垂直ブランキング間隔の間に再度書込ま れなければならない、それで、スクリーンの左上部に関連したデータが、表示が 再び開始されたときに回復されている。これはコパーの命令リストにより、以下 に示すように実行される。（１）ビデオビームが表示の最初の線に到達するのを 待つ、（２）奇数ビットプレーンデータのため、ＲＡＭ４０１の開始アドレスを （最初の）第１のビットプレーン・ポインタレジスタに転送（ＭＯＶＥ）する、 （３）偶数ビットプレーンデータのため、開始アドレスを第２のポインタレジス タに転送（ＭＯＶＥ）する、（４）データを第１のスプライトポインタレジスタ に転送（ＭＯＶＥ）する、などである、他の例として、色レジスタは、表示装置 のスクリーンの中央に、異なる色の表示を指示するビットを再ロードできる。こ うして、コパー４７のためのプログラム命令リストは、最初のラインの表示を待 ち、一連の１２ビツトコードな色レジスタのいくつかに転送し、表示する後続の ライン（特定のスプライトプロセッサの再使用に対応する最初のラインのような ）を待つ、そして、新たなの色セットを指示する１２ビツトデータな、最初のラ インの表示の間に、それ以前にロードされていた色レジスタのいくつかに転送す る。

コパー４７はそのプログラムカウンタを用いて命令をフェッチし、フェッチする たびにプログラムカウンタなインクリメントしている。しかし、コパー４７は２ つのジャンプ・ストロボアドレスＪＵＭＰＩとＪＵＭＰ２を有している。ＪＵＭ ＰＩとＪＵＭＰ２のストロボアドレスのいずれかへの書込みが行われると、コパ ー４７のプログラムカウンタには新なアドレスがロードされる。コパー４７はＲ ＡＭアドレスを含む、第１と第２の位置レジスタ１２９を有している。ＪＵＭＰ アドレス・ストロボが書込まれると、対応する位置レジスタに含まれるアドレス が、コパー・プログラムカウンタ（ポインタレジスタ）に、加算器１３７とゲー ト禁止信号を用いてロードされる。これにより、コパー４７は、第１あるいは第 ２の位置レジスタ１２９のいずれかにより指示されたアドレスにジャンプするこ とができ、そのＲＡＭアドレスに含まれる命令を実行することができる。そして 、コパー４７が他のジャンプアドレスストロボにより割込まれるまで、命令フェ ッチが連続して実行される。各垂直ブランキング間隔の開始時において、コパー ４７が何を実行していても、第１のレジスタに含まれたアドレスで、自動的にそ の動作を再び開始するように強制される。コパー４７はまたそれ自身の位置レジ スタに書込み、プログラムされたジャンプを実行するためにアドレスをストロー ブすることができる。こうして、コパー４７は新しいアドレスを第２の位置レジ スタに転送することができる。そして、コパーによって実行される、ＪＵＭＰ２ のアドレスをアドレスする後続の移動（ｍｏＶＥ）命令により、第２の位置レジ スタの新しいアドレスがコパーのプログラムカウンタにストローブされる。電源 オンあるいはリセット時に、コパーの第１と第２の位置レジスタは初期化され、 コパーのＤＭＡが最初にオンされるまでに、既知の開始アドレスと既知のステー トが確認されるように、ジャンプストロボアドレスが書込まれなければならない 、そして、第１の位置レジスタの内容が変更されていなければ、後続のビデオス クリーンのそれぞれのための垂直ブランキングが発生するごとに、コパーは同じ 位置で再スタートする。ＤＭＡ制御レジスタの１ビツトは、コプロセッサのＤＭ Ａ動作をエネーブルにするためにセットされる。

背景表示を移動するために、表示ウィンドウよりも大きいプレイフィールドがメ モリに格納されて、スクロールされる。デュアルプレイフィールドを使用してい るときは、各プレイフィールドは個々にスクロールされる。水平方向のスクロー ルには、追加された１ワードデータが各水平線の表示のためにフェッチされねば ならない、そして、このデータの表示は遅延されなければならない、垂直方向の スクロールには、ビットプレーンレジスタにロードされる開始アドレスは、１水 千線ごとに要するメモリのワード数の整数倍ずつ増加あるいは減少される。これ により各垂直ブランキングの後、画像のより低いあるいはより高い部分が表示さ れる。各垂直ブランキング間隔の間に垂直方向のスクロールを行うには、コパー はビットブレーンポインタレジスフ１３８のポインタの値を、表示装置が各垂直 ブランキングのときに、少なくともｌ水平線分遅くあるいは早く開始できるのに 充分な大きさの値ずつ増加しなければならない、いずれのスクロールにおいても 、コパー４７は垂直ブランキング間隔を、ポインタとデータフェッチレジスタと をリセットするのに使用している。各水平線に対して２ｏワードのデータが使用 される低解像度表示の場合、コパー４７によりポインタレジスダ１３８にロード される開始アドレスは、垂直ブランキング間隔ごとに、２０ワードの倍数単位で 変更される。

プレイフィールドはスクリーン上で左から右、あるいはその逆方向に水平にスク ロールできる。水平方向のスクロールは画素の表示に先行する遅延量を指示する ことにより制御される。１水平線の追加されたｌデータワードがフェッチされ、 直に表示されないときにその遅延が生じる。追加されたデータフードは、表示ウ ィンドウの左端の左側に位置し、通常のデータフェッチが開始される前に回復さ れる。しかし、ビームが右にスキャンするにつれて、この追加されたデータワー ドのビットは、そのウィンドウの左手側でスクリーン上に表れる画素の色を定義 するのに使用され、スクリーンの右手側に表れている色画素に対して以前に使用 されたデータは、もはや表示の間に現われなくなる。指定された遅延分の各画素 のために、各垂直ブランキング間隔の後、スクリーン上のデータは１画素を右方 向にシフトする。使用される遅延が大きくなるほど、表示のスクロール速度は早 くなる。ビットプレーン制御レジスタに、プレイフィールド１の遅延を指定する ４ビツトデータと、プレイフィールド２の遅延量を指定する４とットデータとを ロードすることにより、最大１５５画素遅延を指定することができる。このよう に、水平方向のスクロールのときは、データフェッチ開始レジスタには、データ フェッチのためのスクロールされない開始位置の１６６画素１つの余分のワード 分）前のデータフェッチのための開始位置がロードされなければならない、プレ イフィールドのためのモジュールは１ワ一ド単位で増加され、遅延ビット数はビ ットプレーン制御レジスタにロードされなければならない。

プリッタ（Ｂｌｉｔｔｅｒ　）という言葉はブロック・イメージ・トランスファ ー（転送）を表しており、プリッタ６７の主な目的は、大きなブロックのデータ をメモリのある位置より他の位置に、さらに処理を行っであるいは処理を行うこ となく、コピー（転送）することである、プリッタのレジスタがセットされた後 、プリッタが実行する動作は、マイクロプロセッサ４０２により実行される動作 よりもかなり早い、プリッタ６７はデータブロックのコピーに非常に有効である 。これは、ＲＡＭ４０１の開始アドレスと、ＲＡＭ４０１の目的先アドレス及び ブロックサイズのみを指示されるだけで実行できるためである。そして、データ バス４０４が利用できるときはいつも、一度に１ワードずつ、データブロックを 自動的に移動し、プリッタは転送が完了すると、フラグや割込みによりプロセッ サ４０２に合図する。

プリッタはＤＭＡシーケンスの間、その種々のデータフェッチや修正及びデータ の格納などの動作を実行し、Ａｍｉｇａシステムの他の装置とメモリアクセスを 共有している。ディスクＤＭＡ、オーディオＤＭＡ、ビットプレーンＤＭＡ及び スプライトＤＭＡは最高の優先順位を有している。これら４つの装置のそれぞれ は、ビデオビームの各水平方向のスキャンの間、１組の時間スロットに配分され ている。ある装置が、割当てられている時間スロットの１つを要求しないときは 、そのスロットは他の装置が使用できるように開放される。ＤＭＡサイクルでデ ータが欠けると、音出力のノイズあるいはスクリーン表示の中断となるため、第 １の優先順位がこれ゛らの装置に与えられている。コパー４７には次の優先順位 が与えられている。これは、各表示フレームの間、スクリーンを走査するビデオ ビームに同期したままで同時にその動作を実行しなければならないためである。

最低の優先順位がプリッタ６７とマイクロプロセッサ４０２に、この順で割り当 てられている。プリッタ６７はマイクロプロセッサ４０２よりも早くデータコピ ーや、データ修正及び線の描画動作を実行することができるため、より高い優先 順位が与えられている。水平方向のスキャンの間、−ａに２２７．５のメモリア クセスサイクルがあり、各サイクルは約２８０ｎｓ周期を有している。この時間 のうち、２２６サイクルがメモリアクセスを必要とする種々の装置に割当てられ て利用されている０割当てられたメモリサイクルは以下の如くである。メモリリ フレッシュに４サイクル（奇数番号のサイクルのみが割当てられる）、オーディ オＤＭＡに４サイクル（奇数番号のサイクルのみが割当てられ、チャネル当り１ ワードである）、スプライトＤＭＡに１６サイクル（奇数番号のサイクルのみが 割当てられ、チャネル当り２ワードである）、ビットブレーンＤＭＡに８０サイ クル（表示が低解像度モードで、４つあるいはそれ以下のビットブレーンを含ん でいるとき、奇数番号のサイクルのみが割当てられる）、マイクロプロセッサ４ ０２は偶数番号のメモリアクセスサイクルのみを使用している０通常、プロセッ サの命令実行時間の間、プロセッサ４０２はその時間のほぼ半分を内部の動作に 費やしており、他の半分の時間をメモリのアクセスに、使用している。従って、 ６８０００プロセツサに他の各メモリサイクルの一方を割当てることにより、プ ロセッサ４０２はいつもメモリアクセスを行っているように見えるため、プロセ ッサ４０２はフルスピードで実行することができる。６８０００がサイクルを抜 かすと、次に利用できるメモリサイクルまで待機して動作を継続する。しかし、 表示されるべき４つ以上のビットブレーンがあるときあるいは高解像度の表示が 使用されていると１表示している間、ビットブレーンＤＭＡが、６８０００から のサイクルのスチールを開始する。いま例えば、４つの高解像度ビットプレーン が指定されていると、ビットブレーンＤＭＡは、表示時間の間（ビットブレーン ・ラン信号がオンのとき）、４つのビットブレーンのそれぞれに対して各ライン に必要な４ｏデータワードをフェッチするために、利用できるメモリ時間スロッ トの全てを必要とする。これにより、表示の間、コパー４７やプリッタ６７と同 じように、プロセッサ４゜２は実際上いかなるメモリアクセスからも閉め出され ることになる。４つのビットブレーンの低解像度表示のための表示時間の間、８ ０個の奇数番号の時間スロットがビットブレーンＤＭＡのために割当てられ、８ ０個の偶数番号の時間スロットの全てがプロセッサ４０２により利用できる。６ つのビットブレーンの低解像度表示のために、ビットブレーンＤＭＡは表示の間 、８０個の偶数番号のス°ロットの半分をスチールする。これは、６つのビット ブレーンのために２０個のデータワードをフェッチするのに、１２０個の時間ス ロットが必要となるためである。４つのビットブレーンで高解像度４、っのビッ トブレーンのそれぞれに対し４ｏデータワードをフェッチするのに、１６０個の 時間スロットが必要となるためである。

プリッタ６７は通常ＤＭＡサイクルに対してプロセッサ４０２よりも高い優先順 位を有している。もし機会が与えられると、プリッタは、プロセッサ４０２のバ スアクセスを妨げながら、利用できる各メモリサイクルをスチールする。ＤＭＡ 制御レジスタの１ビツトがセットされると、各利用できるメモリサイクルに対し プロセッサ４０２以上の優先順位がプリッタに与えられることになる。しかし、 そのビットがセットされておらず、プロセッサ４０２が３つの連続するメモリサ イクルの間履行されていなければ、プリッタ６７は１サイクルの間、プロセッサ ４０２にデータバス４０４を開放するように強制される。

プリッタ６７は４つまでのＤＭＡチャネルを使用している。３つのＤＭＡチャネ ルはＲＡＭからのデータをプリッタ６７にもってくるのように指示され、それら はソース（データ源）Ａ、ソースＢ及びソースＣで指定されている。１つの目的 光ＤＭＡチャネルは目的光りとして指定されている。プリッタ制御レジスタ６３ には、４つのＤＭＡチャネルのいずれが使用されるかを指示するために、データ バス４０４からのデータがロードされる。これには４つのチャネルのそれぞれを 独立してエネーブルにするために、全部で４ビツトを必要としている。プリッタ のソース及び目的光チャネルのそれぞれは、それ自身のメモリポインタレジスタ １３８と、それ自身のモジュールレジスタ１３１を有している。これにより、プ リッタ６７は、各ソース及びメモリの目的光ブロックのそれぞれに対し異なるサ イズを取り得るより大きなプレイフィールド・イメージの範囲内で、同じ矩形ウ ィンドウにあるいはそのウィンドウからデータを移動することができる。プリッ タチャネルのポインタレジスタ１３８は、ソースあるいは目的光データの次のワ ードが位置しているＲＡＭ４０１のアドレスを指示するのに使用される。前述し たビットブレーン動作と同様に、プリッタ６７はモジュールを使用して、メモリ に格納されたより大きなイメージの範囲内で、より小さなウィンドウの操作（マ ニュビレーション）を行うことができる。対応するモジュールレジスタ１３１に 格納されたモジュール量が、適当なレジスタの１３８の値に加算されるとき、ウ ィンドウの以前のラインの最後のワードが処理された後、アドレスポインタは次 の水平線の開始位置に等しくなる０選択された大きさを有するウィンドウの同じ 水平線に含まれるデータワードを処理しているとき、ポインタレジスタ１３８に 含まれるアドレスは、その度に１ワードずつ増加される。こうして、オーバラッ プしているソースと目的光のデータブロックを指定することができる。その場合 、プリッタ６７は、同じアドレスのデータがソースとしてプリッタにより読まれ る前に、目的光ブロック内に特定のメモリアドレスを書込む可能性がある。その ようなデータ破壊を防止するために、データが処理されている間、インバート命 令信号によりポインタレジスタをインクリメントあるいはデクリメントすること ができる０例えば、ソースと目的光のデータブロックとの間にオーバラップがあ り、ＲＡＭ４０１のより高位のアドレスへのデータ転送が望まれているならば、 ポインタレジスタの値はデクリメントされるべきで、プリッタは降順モード動作 すべきである。昇順あるいは降順モードでの動作は、プリッタ制御レジスタに含 まれた１ビツトをロードすることにより選択される。

プリッタサイズレジスタには、プリッタにより操作されるウィンドウの幅及び高 さがロードされる。このレジスタの１０ビツトはプリッタ動作の高さを最大１ｏ ２４ラインまで定義しており、このレジスタの６ビツトはプリッタ動作の幅を最 大６４フードあるいは１０２４画素まで定義している。プリッタサイズレジスタ にデータをロードするとプリッタの動作が開始され、このローディングは、全て のポインタや制御レジスタが初期化された後、最後に行われる。

１つのソースからデータを単に取出す代わりに、取り得る格納先領域のために結 果を作成するとき、プリッタは３つまでのソースよりデータをもってくることが できろ、これらのソースは通常３つの独立したグラフィックイメージのそれぞれ からの１つのビットブレーンである。プリッタ回路の動作は、３つのソースのそ れぞれからの１ビツトの可能な全ての組合せを記述することにより定義される。

３ビツトによる８つの可能なデータの組合せがＭＩ　ＮＴＥＲＭ（論理式）とし て示されている。これら可能な８つの入力のそれぞれに対し、ＲＡＭ４０１の対 応する格納先に出力されるビットの値が指定されなければならない、プリッタ制 御レジスタ６３の１つには、論理関数ＭＩＮＴＥＲＭの選択線として使用される ８ビツトがロードされる。これら８ビツトをセットすることにより、プリッタ動 作の間に、３つのソースよりのデータに実行される２５６個の可能な論理動作の １つが指定される。

プリッタ６７は、データ移動の間、個々のイメージデータ源よりのデータビット を論理的に組み合せることができるため、ビットブレーンのアニメーツションを 実行するのに極めて有効である０例えば、既に描画されている建物のイメージの 前に、既に描画されている自動車のイメージを移動させたいことがある。自動車 を動かす（移動する）ために、まず第１に、自動車が置かれるであろう背景イメ ージを含むウィンドウを記憶する。自動車全体の輪郭（マスク）を含むデータは メモリのどこかに作成され、ソースＡとして指定される。そして、自動車体自身 の色を指定しているビットブレーンの１つを含むデータはソースＢとして指定さ れる。そして、背景（あるいは建物）を含むデータはソースＣとして指定される ０次に、ＲＡＭ４０１の一時的な位置が、自動車が置かれようとしているソース Ｃの背景の格納先として指定される。ＡＣ論理動作が選択されると、自動車（Ａ ）の輪郭マスクと背景（Ｃ）が同じ位置に存在している全ての点で、それを新た な格納先にコピーすることにより、背景が蓄積される０次の段階では、自動車を その最初の位置にコピーする。この時に選択された格納先は、背景（Ｃ）を含ん でいるデータブロックと同じである。論理操作（ＡＢ＋ＡＣ）が使用されると、 現在ウィンドウが、自動車の輪郭マスク（Ａ）が存在しているところに自動車デ ータ（Ｂ）を含んでいるが、自動車の輪郭マスクが存在していない（Ａ）部分の 以前の背景データ（Ｃ）はそのままであることが示される。自動車が表示上のど こかに存在していると、自動車が移動する前に隠されていた元の背景イメージは 、次に隠される背景部分をコピーする前に、自動車が動いてなくなった位置に再 び格納されなければならない、背景（Ｃ）は格納先となり、論理操作ＡＴが使用 される。ここで、ソースＴはＡＣ操作により、自動車がそれ以前に置かれていた 背景が記憶されていた一時的な格納先である。このＡＴ論理操作により、自動車 の輪郭マスク（Ａ）が存在している全ての場所で、背景（Ｃ）が記憶されている 背景で置き換えられる。データとマスクが新な位置にシフトされ、上述した論理 操作がプリッタにより連続して繰返し実行されると、自動車は背景を横切るよう に移動して見える。論理操作（ＡＢ＋ＡＣ）を用いて作成される新なイメージに 関する論理操作は、“クツキーカット”動作と呼ばれている。

まさに説明した例において、背景が蓄積され（ＡＣ）　、そして自動車が置かれ る（ＡＢ＋ＡＣ）まえに、自動車イメージ（Ｂ）と自動車輪郭マスク（Ａ）は各 時間ごとに新な位置にシフトされなければならない、背景（Ｃ）を横切ってイメ ージ（Ｂ）を移動させることにより、イメージのエツジが１６とットワードのい ずれかのビットに位置することになる。これはプリッタ６７内における高速のシ フトの要求を生じさせる。従って、プリッタはＡとＢのデータソースレジスタ７ ７と７９の両方で使用されるバレルシフタ８１を含んでいる。シフタ８１はソー スＡとＢとを０から１５ビツトまでシフトできる。マイクロプロセッサ４０２で 実行されるかのように、より大きなシフトであっても、より小さなシフトと同じ 時間で実行できる真のバレルシフタである。こうして、ビットプレーンの各ワー ドがフェッチされるときに、たとえ一度に１６６画素アドレスされなければなら ないとしても、シフタ８１により画素の境界線上でイメージを移動することがで きる。それらのソースのそれぞれは対するシフト量は、Ａソースのためにプリッ タ制御レジスタ６３に４ビツトをロードし、Ｂソースのために４ビツトをロード することによりセットされる。

プリッタ６７は選択されたウィンドウ内で、各水平線から最も左と右のデータワ ードをマスクすることができる。マスクレジスタ８３と８５は、ソースＡのため のプリッタデータの各水平線の最初と最後のワードのために用意されている。こ れにより、矩形領域の左端と右端の両方からビット境界線に論理操作を行うこと ができる。

最初のワードマスクにロードされた１ビツトがあるときのみ、ソースＡからの最 初のワードからのビットがプリッタで実行される論理操作に使用される。同様に して、最後のワードマスク８５はソースデータの最も右のワードをマスクする。

こうして、ワードの境界の間に存在する左端と右端を有する矩形ブロックに操作 を行うのが可能になる。ウィンドウが１ワードだけの幅を有していると、最初と 最後のワードマスクはオーバラップし、ソースデ−タからのビットは、両方のマ スクが１を含んでいるビット位置でのみ利用される。

プリッタはソースデータの論理操作の結果として、“ｌ”であるビットが存在し ているどうかを検知できる。この特徴は、２つのイメージ間での衝突を検知する 手助けをするハードウェアとして使用される。論理操作ＡＢが実行され、イメー ジＡとＢとがオーバラップしていなければ、ＯフラグがプリッタＤＭＡステータ スレジスタにセットされる。プリッタがＯのみを検知していて、格納するイメー ジを作成するのに使用されていないとき、プリッタ制御レジスタ６３の特定なビ ットをセットしないことにより、格納先チャネルなデスエネーブルにされ、時間 サイクル及びバスサイクルが節約される。

データのコピーに加えて、プリッタ６７はコピーの間に同時に塗込み（塗り潰し ）動作を実行することができる。塗込み動作を行うには、塗込み領域が水平線当 り１画素のみを含む、織り合されていない線により、塗込みのための境界が設定 されていることが要求される。プリッタにより実行される特別な線描画モードに より、この線の描画動作が行われる。プリッタはどうような角度の線でも描画で き、その描画される線にあるパターンを適用することができる。

１ビツトはプリッタの制御レジスタ６３にセットされると、プリッタは線描画モ ードで動作することが指示される。後続の領域に塗込みが必要なとき、描画され ている線が確実に１画素幅であるためには、水平線当り１ビツトであることを指 示するために、他のビットがプリッタ制御レジスタ６３にセットされなければな らない、ソースＡとソースＢは、目的光りのプリッタＤＭＡチャネルに関連して 使用される。線描画モードのときは、プリッタソースＡレジスタ７７には１６ビ ツトワードが予めロードされている。このデータは１５ビツトのＯと、最上位ビ ットの“１”とからなっている、このビットは最初にＡシフトレジスタ９３の値 により正確な位置にシフトされ、それから処理過程において、最後に線描画ハー ドウェアによりシフトされる単一のビットである。Ｂデータレジスタ７７の１６ ビツトは、その線の構造を指示するのに使用され、塗込みデートが引き続き実行 されるように要求されていると、実線を描画するために予め全て“１“がロード される。プリッタ制御レジスタの４ビツトには、線の開始ビット位置が存在する ワードのビット位置がロードされる。プリッタ制御レジスタ６３の３ビツトには 、線を引くのに使用される８分円の１つを選択する値がロードされる。８分円は ２次元座標面を８領域に分け、線を描画するための線の方向を定義している。プ リッタ制御レジスタは線の長さを制御するのに使用され、データが書込まれると 線の描画を開始する。１０ビツトにより高さが指定され、その線は１０２４画素 まで伸ばすことができる。

一方、幅のワード数を指示している６ビツトはいつも２にセットされている。線 の傾きは線の開始位置と終了位置との間の差を％Ａモジュールレジスタ（水平方 向の変化量）とＢモジュールレジスタ（垂直方向の変化量）にロードすることに より定義される。ソースＡのためのプリッタポインタレジスタ１３８は、線モー ドのときは演算器として使用される。ソースＣ及びソースＤのためのポインタレ ジスタには、最初の水平線の開始アドレスがロードされなければならない、ソー スＣと格納先りのためのモジュールレジスタの両方には、線が描画されているス クリーンの幅が、前もってロードされている。

線の描画モードの間、プリッタ制御レジスタ６３はいつも同じ論理関数ＭＩＮＴ ＥＲＭの選択ビットがロードされている。線描画モードの間に論理関数が選択し たプリッタの動作は、ＡＣ十ＡＢＣの目的光に転送することである。前述したよ うに、Ａソースデータレジスタ７７には、データワードの１ビツト“１”のみが 口、−ドされる。従って、表示フィールド（Ｃ）に関するこの動作によっても、 ブレーンのほとんどのビット、各ワードの１６ビツトのうち少なくとも１５ビツ トは変更されない、そして、その目的先にはＣソースデータレジスタ８９　（Ａ Ｃ）に存在している値がロードされる。線描画に続いて領域の塗込みが行われる ときは、織り合せられていない線が要求される。そこで、Ｂソースデータレジス タ７９は１だけを含んでいる。従って、１であるＡソースレジスタ７７のワード の１ビツトに対し、Ｃソースデータレジスタ８９に含まれるビット値は、インバ ートされた（ＡＢＣ）になる、後続の各水平線に対し、プリッタハードウェアは 、Ａソースデータレジスタ７７に格納されているデータワードの正確な位置に、 自動的に“１”を転送する。その結果、各水平方向のスキャンライン上に１画素 を有する特別な線が、プリッタ６７により描画される。

塗込み動作が、他のプリッタデータコピー動作の間にも実行されるる、領域の塗 込みの前に、ディスプレイ上にそれぞれが１ビツト幅を有する２つの垂直方向の 線を表示するために、まずプリッタ線描画が実行される。塗込み動作は正確に降 順モードでのみ実行される（メモリアドレスの高位から下位に向って）、１つの ソースと格納先りが必要である。ポインタレジスタ１３８におけるソースのポイ ンタと目的先のポインタとは同じに値に設定される。この動作は降順方向に実行 されるので、このポインタの値は、ＲＡＭ４０１のウィンドウの閉じている矩形 の最後のアドレスとなる。ソース及び目的先のためのモジュロ−レジスタには、 塗込まれる矩形の水平線のラード数と、ビットブレーンによりメモリに取込まれ た水平線のワード数との差がロードされる。それから、プリッタサイズレジスタ には、表示ウィンドウの垂直方向の線数なセットする１０ビツトと、各水平線の ワード数を指示する６ビツトとがロードされる。プリッタサイズレジスタへの書 込みにより、プリッタの動作が開始される。Ｆｉｌｌ　　Ｃａｒｒｙ　　Ｉｎ（ 塗込み）制御ビットがプリッタ制御レジスタ６３にロードされ、このビットは各 線の最も右端（降順モード）で、塗込み状態が開始されたことを示している。こ の塗込みビットが“１”にセットされていると、線の外側のソース領域は１で塗 り潰され、線の内側はＯのままとなる。塗込みビットがＯであれば、線間の領域 は“ｌ”で塗り潰される。プリッタ制御レジスタ６３にはまた、包括的あるいは 排他的な塗込み処理のいずれが使用されるかを示すビットがロードされる。排他 的な塗込みがエネーブルになると、塗込みの後縁（左側）の輪郭が塗り潰される 領域から除外される。排他的塗り潰しモードは、頂点が１つの画素となるシャー プな画像を形成するのに使用される。

（以下余白） スプライト表示物は、メモリのイメージ位置を移動することなくスクリーン上を 早く移動できるグラフィック表示物である。それに反し、ビットマツプの表示物 は、ＲＡＭ４０１におけるそれらの位置に直接関連している位置を表示スクリー ン上に有している。そして、それらを移動するために、メモリに格納された物の イメージが消去されて、異なる位置に再び書込まれる。これは非常に時間を要す るものである＊　Ａ　ｍ　１　ｇ　ａシステムで使用されたスプライトは、水平 位置レジスタ３４３、垂直位置レジスタ３７、水平位置比較器３４１、垂直位置 比較器３９及びスプライトデータバッファレジスタ３４５のような特別のハード ウェアにより移動される。スプライトを移動するためには、位置レジスタに記憶 された値が単に変更されるだけである。垂直位置回路はＡｇｎｕｓチップ４１０ 上に位置している。データバッファと水平位置回路は、Ｄｅｎｉｓｅチップ４２ ０上にある。

スプライトの位置は、その上部左側の画素の座標を指定することにより定義され る。Ａｍｉｇａシステムにおいて、各スプライトは幅１６６画素ｌデータワード ）に固定され、可変性の高さを有するディスプレイ上の矩形を形成している。従 って、スプライトは隣接するメモリ領域に連続する１６とットワードからなって いる。スプライトステータス構造を形成するために、その特定のスプライト（全 てで８個のスプライトがある）の位置レジスタのビットには、垂直方向の開始位 置を指定する８ビツトと、水平方向の開始位置を指定する８ビツトがロードされ る。これらの位置はスプライトの上部左の角で指定される０次に、その特定のス プライトのための垂直方向の停止位置レジスタ１５５の８ビツトが、そのスプラ イト（これもまたスプライト制御レジスタで指示される）の垂直方向の停止位置 でロードされる。各スプライトのために１つの位置レジスタと１つの制御レジス タが、または全Ａｍｉｇａシステムのために合計８個のレジスタが存在している 。各スプライトはまた２つのデータレジスタと関連しており、これらレジスタは スプライトのある水平線上の１６６画素それぞれに使用される色レジスタを定義 するビットを含んでいる。各スプライトに対する２つのレジスタにより、スプラ イトの特定の画素に関連する色レジスタを、２ビツトで定義することができる。

従って、４つの利用可能なレジスタがある。ある画素のために２つのビットがＯ にセットされていると“透明”と解釈され、より低い優先順位を有しているプレ イフィールドやスフライトに関連したデータで定義された色が表示される。その 特定のスプライトのＤＭＡチャネルに割当てられる３つの色レジスタのうちの】 つを、他のどの２進数により指定することができる。８つのスプライトはシステ ムの色レジスタ１７〜１９．２１〜２３．２５〜２７及び２９〜３１を使用する ことができる０色を選択するために、８つのスプライトは対（組）に構成され、 各組は３つの色レジスタの１つを使用する以外に透明モードを選択することがで きる。

奇数番号のスプライトのそれぞれに対し、関連する制御レジスタは、対になって いる２つスプライトの色を判定するために、奇数及び偶数番号のスプライトに付 与するためにセットされる１ビツトを含んでいる。そして、これら２つのスプラ イトが独立した動きができるようにしている。しかし、これらの端が互いにある 特定の画素位置オーバレイしていると、全ての４ビツトが１６個の色レジスタの １つを選択するのに利用されているため、より多くの色を選択することができる ようになる。

各スプライトを定義するデータのメモリアドレスが、垂直ブランキング間隔の間 、スプライトの最初の表示の前に、適当なポインタレジスタ１３８に書込まれな ければならない、普通は、垂直ブランキング間隔の間に、スプライトポインタレ ジスタはコバー４７によりロードされる。スプライトポインタレジスタの値は絶 えず変化しており、加算器１３７を用いてインクリメントされ、位置レジスタに ロードされるべき開始データを含んでいるメモリアドレスを、最初に指示する。

そして、スプライト（垂直方向の終了）制御レジスタ１５５にロードされる垂直 方向停止データを含んでいる次のアドレスを指示し、それからスプライトの各水 平線のために必要な、色選択情報を指定するデータワード組を含んでいる後続の アドレスを指示する。スプライトの最後の水平線における色選択を記述するデー タワードの後に、２つのデータワードがこのスプライトの次の使用を示し、その データは、そのスプライトの再使用の開始と停止データを含んでいる。その特定 のスプライト・プロセッサが表示フレームの垂直方向で１度だけ使用されるので あれば、この最後のワード組は全てＯを含んでいる。垂直ブランキングの間、ス プライトポインタはポインタレジスタに再び書込まれなければならない。

ビデオビームカウンタ１１７は、画像を形成しているビデオビームの連続した位 置を示す計数値を含んでいる。スプライト垂直位置比較器３９と水平位置比較器 ３４１は、ビームカウンタの値と、スプライト位置レジスタ１５３と３４３の開 始位置の値とを比較している。スプライト位置及び制御レジスタに書込むことに より、°水平方向の比較回路３４１がデスエーブルにされる。これにより、デー タレジスタ３４５による配列器３４７やスプライトバス３４９へのデータ出力を 防止している０表示するスプライトの最も上の水平線にビームが到達すると、垂 直位置比較器３９により、スプライトＤＭＡコントローラ４１が、そのスプライ トのためのデータレジスタ３４５にロードすることができる。これにより、水平 比較器３４１がエネーブルにされる。比較器３４１により水平開始位置に到達し たことが指示されたとき、そのスプライトのための配列器３６９により、スプラ イトバスへのデータ出力がエネーブルになる。そのビットに関連した画素がスク リーン上に表示されているときに、スプライトデータワードの１６ビツトのそれ ぞれが、個々に色選択回路に送られる。並直変換器３６９のそれぞれは、最上位 ビットを最初にして、変換器よりのビットのシフトを開始する。各低解像度での 画素時間にシフトが一度発生し、１６ビツトの全てがスプライトバス３４９に転 送されてしまうまで続けれらる。

スプライトバスは優先順位回路３３７につながり、色レジスタを選択するスプラ イトとプレイフィールドの間での優先順を確立している。スプライトＤＭＡチャ ネルはスプライト位置と制御レジスタの内容をチェックし、スプライトデータの 何本の線がフェッチされるかを決定している。ここでは、水平ブランキング間隔 に存在する各水平スキャンライン当り、２つのデータワードがフェッチされる。

各水平スキャンラインのためのフェッチ及びストアは、水平ブランキング間隔に 発生する。データフードがフェッチされ、データレジスタに書込まれるとき、こ れはスプライト水平比較器３４１の活動準備をし、水平ビーム位置のカウント値 がスフライト水平位置レジスタ３４３に格納された値に一致するとすぐに、スク リーン上へスプライトデータの出力を開始させる。ビームカウンタの垂直位置が スプライト制御レジスタに含まれる垂直方向の停止位置に等しくなると、スプラ イトポインタレジスタでアドレスされメモリからフェッチされた次の２つのワー ドが、データレジスタ３４５に送られる代わりに、スプライト位置及び制御レジ スタに書込まれる。これらのワードはハードウェアにより、最初に位置及び制御 レジスタにロードされた元のワードの場合と全く同様に解釈される。現在のビー ム位置より高位にある垂直開始位置を位置レジスタにロードすることにより、そ のスプライトは、同じ表示フィールドの間に再使用されることができる。

ジスタにロードされた垂直及び水平開始位置と垂直終了位置とを単に変更するだ けで移動することができる。この位置データがスプライトが再描画される前に変 更されると、スプライトは新たな位置に表れ、移動しているように見える０通常 、垂直ブランキング周期はスプライトの位置を変更するのに最良の時間である。

各スプライトＤＭＡチャネルは、同じ表示フィールドで何回も再使用される０表 示スクリーン上のより低い垂直位置でスプライトが再使用される制限としては、 次に使用されるスプライトの最上ラインから、先に使用されたスプライトの最後 の線が、次に使用されるスプライトの最上位のラインから、少なくとも１つの水 平スキャンラインだけ分離されなければならない点にある０次に使用されるスプ ライトを定義する位置と制御ワードとをフェッチするのに水平方向のスキャンラ インの間の時間を要するため、この制限が必要となる０表示スクリーン上をスプ ライトが移動するとき、スプライトが互いに、あるいは２つのプレイフィールド のいずれかと衝突する。Ａｍｉｇａシステムは特別の衝突検知回路３３５を含ん でおり、これにより特別の効果が得られ、あるいは指定されたスクリーン上の境 界線内で物体を移動させることができる０作り付けのスプライトビデオ優先回路 は、スプライトがオーバラップしたとき、一方のスプライトが確実に他方の陰に 隠れるようになっている。優先順位回路３３７は最も低い番号が付されたスプラ イトに最高の優先順位を与え、最も大きい番号が付されたスプライトに最低の優 先順位を与えている。そこで、２つのスプライトがオーバラップすると、低い番 号が付されたスプライトのデータで定義゛されたイメージが、透明に指示された 画素位置以外で表示される。この場合、より低い優先順位のデータがイメージを 形成するのに使用される。

ディスプレイ上の種々の表示物の優先順位は、３次元の幻影（画像）を作成する のに制御される。プレイフィールドの優先順位と衝突のためにのみ、スプライト はそれぞれが２つのスプライトからなる４つの組として扱われる。スクリーン上 では、より低い番号が付されたスプライトが（より高い優先順位を有している） 、より大きい番号が付されたスプライトの前に表示される。この優先順位は表示 優先制御回路３３７に入力されている。ビットブレーン制御レジスタ３５５には 、プレイフィールド１とプレイフィールド？、及び４組のスプライトの相対的な 表示優先順位を制御する７ビツトがロードされる。４組のスプライトに対応する プレイフィールド１の相対的な優先順泣を決定するのに３ビツトが使用される。

同様にして、プレイフィールド２と４組のスプライトの間の優先順位を決定する のにさらに３ビツトが使用される。しかし、２つのプレイフィールドのどちらが 、もう一方よりも高い優先順位を有しているかを決定するのに、さらに１ビツト が使用される。プレイフィールド１の前には表示されるが、プレイフィールド２ がプレイフィールドｌよりも低い優先順位を有していて、プレイフィールド１に 隠れて見えない間、プレイフィールド２の陰に隠れて表示されなくなる。

衝突制御レジスタ３５１は、衝突検知のためのある特性を定義するビットを含ん でいる。衝突は２つあるいはそれ以上の表示物が同じ画素位置でオーバラップし ようとする時に検知される。衝突制御レジスタがその特定のオーバラップが衝突 になることを指示しているならば、衝突データ格納レジスタ３５３にビットがセ ットされる。オーバラップのいくつかの型のうちどれが発生したか、例えば、あ るスプライトが他のスフライトに、偶数ビットブレーンが奇数ビットブレーンに 、偶数ビットブレーンがあるスプライトに、あるいは奇数ビットブレーンがある スプライトにオーバラップしたことを示すために、衝突格納レジスタの１５ビツ トが使用される。奇数番号が付されたスプライトあるいは特定のビットブレーン を、衝突検知に含めるか、あるいは除外するかを指示するビットが衝突制御レジ スタに含まれている。さらに、衝突するであろうビットブレーンのそれぞれのビ ットのツルー／フォールス指示するビットがある。このようにして、表示物が何 らかの色を有して衝突するときのみ、衝突を記憶することができる。

本願発明の詳細な説明は、１つの好適な実施例の実例であり、本＠発明の特徴及 びその範囲を逸脱することなく、ここに説明された構成にさらに変更がなされて も良い。

・う ＦＩＧ、　２゜ ＦＩＧ、　１２゜ 田島謹審卸失

Claims (3)

【特許請求の範囲】
1. １．情報転送と制御及びホストシステムメモリに格納されたイメージデータをビ ツトマツプで表示するためにＤＭＡアクセスとアドレスバス構造及びデータパス 構造を使用し、ビデオゲーム及び表示作成能力を増大したパーソナルコンピュー タ・ホストシステムのための補助的な処理回路であつて、 双方向のデータ転送のために前記ホストシステムのデータパスをアクセスするた めのデータパスアクセス手段と、アドレスを受取るために前記ホストシステムの アドレスパスをアクセスするためのアドレスパスアクセス手段と、アドレスパス にアドレスを出力するために、前記ホストシステムのアドレスバスをアクセスす るためのアドレス配置アドレスパスアクセス手段と、 前記データパスアクセス手段に接続された双方向バツフアと、前記双方向バツフ アに接続された回路データバスと、前記アドレスパスアクセス手段にその入力が 接続された単方向バツフアと、 前記単方向バツフア出力にその入力が接続された第１のマルチプレクサと、 前記第１のマルチプレクサの出力に接続された回路アドレスバスと、 前記アドレス配置アドレスバスアクセス手段にその出力を接続した第２のマルチ プレクサと、そして ジヤンプモジュール演算器と、表示ビツトマツプイメージデータを前記ホストシ ステムメモリにアクセスしたり復活できるビツトマツプイメージ操作回路で、前 記ビツトマツプ操作回路は双方向のデータ転送のために前記データバス及び前記 回路アドレスバスに接続されていることを特徴とする表示生成回路。
2. ２．直接メモリをアクセスできるアドレスバス構造及びデータパス構造及びビツ トマツプモードの記憶装置を使用し、マイクロプロセッサや汎用のメモリを有す るビデオゲームや家庭用コンピユータシステムで使用されている市販のテレビジ ョン型表示装置に表示信号を出力し、前記表示信号をスプライトやビットブレー ン情報の合成信号で作成する表示生成回路であつて、データバスと、 アドレスバスと、 前記アドレスパスに接続され、前記システムのアドレスパスにインターフェース して接続できる第１のバツフアと、前記データパスに接続され、双方向で前記シ ステムのデータパスにインターフェースして接続できる第２のバツフアと、スプ ライト情報を表すデータを入力して保持するために前記データバスに接続された 手段と、 プレイフイールドが複数のビットブレーンを合成して作成され、前記ピットブレ ーン情報がシステムメモリのデータの連続したブロックからなっていて、前記ヒ ットブレーン情報を表すデータを受取り、保持するために前記データパスに接続 された手段と、優先順位は種々のスプライトと種々のピットブレーン間で個々に 独立して決定されており、画素を基凖にスプライトとヒットプレーンの間の表示 優先順位を予め選択するために、前記スプライトデータ保持手段と前記ビットブ レーンデータ保持手段に接続された手段と、そして 表示の優先順位を予め選択するための手段に接続され、前記テレビジヨン型表示 装置で使用できる色表示信号を供給する色選択及び色レジスタ回路とを、 有することを特徴とする表示生成回路。
3. ３．テレビジヨン型の表示装置、マイクロプロセッサ、汎用ＲＡＭ、アドレスバ ス及びデータバスを有し、ＤＭＡを使用しているビデオゲーム及び家庭用コンピ ュータの表示生成方法であつて、前記メモリにビツトマツプフオーマツトで表示 情報を格納する工程と、 前記ビツトマツプメモリの表示情報を、完全に移動可能な表示データと複数のビ ットブレーンを混成して作成されたプレイフィールドとに分割する工程と、 結合されるように選択された複数のビットブレーンよりのデータを順次加算して １つのプレイフィールドを合成する工程と、そして 前記スプライト情報と前記連続したビットブレーンデータとを前記表示装置に転 送する工程とを有することを特徴とする表示生成方法。