JPS6019710B2

JPS6019710B2 - ビデオ信号処理方式

Info

Publication number: JPS6019710B2
Application number: JP5931077A
Authority: JP
Inventors: 勝人辻村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1977-05-24
Filing date: 1977-05-24
Publication date: 1985-05-17
Also published as: JPS53144626A

Description

【発明の詳細な説明】本発明は非線形のタイミング関係でパルスを発生するた
めの方式、及びこのようなパルス列を使用するワィプ及
びディゾルプ等の特殊効果発生方式に関している。

例えば２つのビデオ入力信号を２つの入力ビデオのレベ
ルが差動的に変化せしめられるような態様で組合せた画
面上の効果をディゾルプ呼び、それら２つの入力ビデオ
の一方をブラックバーストの形態のものとし他方を画信
号としたものをフェードという。

また、テレビジョン画面上で一方のビデオ信号に関連し
た画像の一部から他方のビデオ信号に関連した画像に除
々に切り換っていくように２つのビデオ信号を合成する
技法をワィプと言い、この途中の状態で停止した効果を
キーと呼ふく。このような特殊効果を発生する方式はデ
ィゾルブ（フェード）のための回路装置及びワィプ（キ
ー）のための回路装置と言った２つの回路装置を具備し
ている。

ディゾルプ回路装置は受けたビデオ入力のレベルを差動
的に混合する利得可変の増中器を有しており、この増中
器は直流レベル変化信号に応じて利得が制御されるよう
になっている。レベル変化の傾斜は２つの入力ビデオの
混合比を定め、煩斜の開始では一方のビデオのみ出力さ
れ、額斜の終了では他方のビデオのみが出力される。ワ
ィブ回路装置は水平及び又は垂直走査速度に関連した周
波数を有するスイッチング・パルスで制御されるワィブ
・スィツチャを有している。本出願と同時に出願された
持願昭５２−５９３０６号（侍開昭球−１４４６２号公
報参照）の明細書にはこのようなスイッチングパルスを
Ｘ及びＹカウンタを使用することによって得る技術を開
示している。例えば８ビットの×カウンタはサブキャリ
ア３．斑ＭＨＺを４′３倍した周波数のクロックをカウ
ントし、同様８ビットのＹカウンタはハーフ・エッチ・
リジェクトした水平同期パルスをカウントする。ワイブ
速度は速度カウンタからの出力によって制御されるよう
になっている。このような構成に於いて、往々、ディゾ
ルブ及びワィプの速度を非線形的に変化させたい場合が
ある。

従って、本発明の目的はディゾルブ及びワィプ速度の非
線形変化のために使用することができる非線形配列のパ
ルス列を与えることにある。

このようなパルス列はテレビジョン用特殊効果発生器に
於ける使用の外に種々の応用を有している。第１図は、
例えば４ビット・カウンタ及び４ビット・シフトレジス
タを使用することによって等比パルス列を発生するため
の回路を示す。カウンタ１２は端子１０の等間隔クロツ
クパルスをクロック入力（ＣＫ）で受ける。端子１０の
クロックはインバータ１４を介してカウント・ヱネーブ
ル入力端子（ＥＴ）に与えられる。カウンタ１２のキャ
リー出力は端子（Ｃｏ）から出力端子１６及びシフトレ
ジスタ１８のクロツク入力（ＣＫ）に与えられると共に
、ィンバータ２０を介してカウンタ１２のロード入力（
ＬＤ）及びＮＡＮＤ回路２２の１つの入力に与えられる
。カウンタ１２のデータ入力Ａ，Ｂ，Ｃ，Ｄはシフトレ
ジスタ１８の出力４，３，２，１をそれぞれ受け、かつ
これらシフトレジスタ出力はＡＮＤゲート２４に入力さ
れる。ＡＮＤゲート出力はＮＡＮＤゲート２２の他入力
に与えられ、この出力はシフトレジスタ１８の入力端子
（ｍ）及びクリア端子（ＣＬ）に与えられる。カウンタ
ー２は受けた１嶺蚤目のパルスによりキヤリーを出力し
、インバータ２０を通ったこのパルスによってカウンタ
ー２をロード状態にする。

インバータ２０を通ったキヤリー出力は、また、ＮＡＮ
Ｄゲート２２を介しデータ入力に与えられ、キャリー出
力が直接クロック入力に与えられるため、シフトレジス
タから１出力が生じ、これはカウンタの○（８）入力に
与えられる。故に、カウン外ま８にプリセットされ、次
に８番目のパルスをカウントすることによってキヤリー
出力が生じ、これはシフトレジスタから１及び２出力を
生じさせてカウンタのＣ（４）及びＤ（８）入力をロー
ドし、これによりカウンタを１２にプリセツトする。従
って、次の４番目のクロツクでキヤリーが生じ、これは
カウンタを１４にプリセットして、次の２つのパルスを
受けるとキャリ−が生じるようにする。このキヤリーは
カウンタを１５にプリセットし、従って次のパルスでキ
ャリーが生じる。このキヤ１」ーはＮＡＮＤゲート出力
を０にし、これによりシフトレジスタをクリアする。従
って、カウンタにプリセット・データ入力は与えられな
いので、次の１句蚤目にパルスでキヤリーを出力する。
第２図は、ａに端子１０に与えられるクロツクを、ｂに
出力端子１６からの等比パルス列出力を示す。例えば、
４ビット・カウンタを２つカスケード‘こ接続して８ビ
ットカウンタとしかつ８ビット・シフトレジスタを使用
することにより、拡大した等比項数のパルス列を得るこ
とができる。第３図は４ビット・カウンタ１００及び１
０２を使用して、等差パルス列のような他の非線形配列
のパルス列を得るための回路である。

入力端子１０６には等間隔のクロツクパルスが与えられ
る。第１のカウンタ１００はこのパルスを受ける（ＣＫ
）入力とキヤリーを出力する（Ｃｏ）出力とを有してい
る。この（Ｃｏ）出力は出力端子１１０及び第２のカウ
ンタ１０２のカウント・ェネーブル入力（ＥＴ）に与え
られ、かつインバータ１０４を介して第１のカウンタ１
００のロード入力（ＬＯ）及び第２のカウンタのクロツ
ク入力（ＣＫ）に与えられる。第２のカウンタ１０２の
Ｑ＾，ＱＢ，Ｑｃ及びＱｏデータ出力は第１のカウンタ
のＡ，８，Ｃ及び○データ入力に与えられる。これらカ
ウンタのクリア入力はスイッチ１０８を介して接地せれ
ている。最初に、第２のカウンタの出力がないものとす
れ‘よ、第１のカウンタ１００は受けた１母鰭目のパル
スに応じてキャリーを出力する。

これにより出力端子１１０１こ出力パルスが生じ、かつ
これはィンバータ１０４を介して第１のカウンタをロー
ド状態にすると共に第２のカウンタ１０２に（１６）の
クロックパルスを与える。これにより、第２のカウンタ
の出力から第１のカウンタのデータ入力に１をプリセツ
トするデータが与えられる。従って、次の１申蚤目のク
ロツクを受けると、キャリーが生じる。このキヤリーは
端子１１０に出力として与えられると共に、カウンタ１
００を２にプリセットする。従って、次に１４番目のパ
ルスを受けると、キャリーを出力する。このようにして
、第１のカウンタは１５までプリセットされる結果、第
４図のような等差パルス列が得られる。第４図でａは端
子１０６の入力クロツクパルス、ｂは端子１１０の出力
パルス列を示す。このような例示の構成より明らかとな
るように、２組のｎビットカウンタの組合せを使用する
ことにより近接したパルス周期の差が一定（公差＞０）
のパルスよりなるパルス列ご発生することができる。こ
のような非線形配列のパルス列はデイゾルプ制御ランプ
波形及びワイプ制御スイッチング・パルスを作るための
デジタル回路構成に応用することができる。

同日付で出願した特厭昭５２−５９３０５号（特関昭５
３一１４４６２１号公報参照）はディゾルブのデューレ
ーションを制御するためのデジタル回路構成を開示する
。

第５図はそのような回路構成に本発明の非線形パルス列
発生手段を組込んだものである。例えば、フレームパル
スに同期したパルスｆｖが端子２００１こ与えられ、こ
れは位相比較器２０２、ＶＣ０２０４及びフィードバッ
ク路２０６からなるＰＬＬ回路によって２５がｖとして
出力される。この２５拭ｖ出力はプログラマブル・カウ
ンタ２０８に入力される。これは端子２１０１こ与えら
れるデューレーション・データｎで入力信号を分局する
。この出力は非線形パルス発生回路２１２によって非線
形配置のパルス列に変換される。この回路２１２として
、上述した差比パルス発生手段及び等差パルス発生手段
を使用することができる。その出力は８ビット・カウン
タ２１４のクロツク・カウント入力として与えられ、カ
ウンタ出力は８ビットＤ／Ａコンバータ２１６に与えら
れる。コンバータ出力はプログラマプル増中器２１８を
介して出力端子２２川こ生じる。従って、出力断子には
設定されたデューレーションに応じかつ非線形的に勾配
が変えられたディゾルブ制御ＤＣアナログ信号が出力さ
れる。第６図はワィプ速度を制御するための速度カゥン
タ出力を得るためのデジタル回路方式を示す。

このような回路方式は同日に出願した特願昭５２−５９
３０６号（特関昭５３−１４４６２２号公報参照）に開
示されている。速度カウンタ３０４はクロックパルス発
生器３００から非線形パルス発生器３０２を介してクロ
ツクパルスを受け、出力端子３０６にワィプ速度制御デ
ータを出力する。発振器３００からのパルスは回路３０
２によって非線形配列のパルスに変換されるため、ワィ
プ速度は時間と共に非直線的に変化せしめられることが
できる。端子３０８からはカウンタ３０４にキーサイズ
・データが与えられる。この回路３０２として同様上述
した第１及び３図の非線形パルス列発生回路を使用する
ことができる。図面の簡単な説明第１図は本発明の一実
施例の等比パルス列発生回路のブロック図、第２図は第
１図の回路の動作を説明するための波形図、第３図は本
発明の他の実施例の等差パルス列発生回路のブロック図
、第４図は第３図の回路の動作を説明するための波形図
、第５及び６図は第１及び３図の回路をそれぞれデイゾ
ルブ制御信号発生回路及びワィプ速度制御信号発生回路
に組込んだ回路のブロック図である。

図で、１２，１００，１０２は４ビット・カウンタ、１
８は４ビット・シフトレジスタ、２１２，３０２は非線
形パルス発生回路を示す。

第１図第２図図山縦第３図第４図第６図

Claims

【特許請求の範囲】

１ビデオ信号のデイゾルブ又はワイプ操作をなすビデ
オ信号処理方式において、クロツク信号発生回路と、こ
の回路よりのクロツク信号が供給され、このクロツク信
号のパルス列を非線形配列となす回路と、この非線形ク
ロツク信号が供給され、上記デイゾルブ又はワイプ操作
を制御する制御信号発生回路とが備えられ、上記制御信
号により上記デイゾルブ又はワイプ操作の操作速度が非
線形となされたビデオ信号処理方式。