JPS6044865B2

JPS6044865B2 - 信号処理方式

Info

Publication number: JPS6044865B2
Application number: JP5930877A
Authority: JP
Inventors: 勝人辻村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1977-05-24
Filing date: 1977-05-24
Publication date: 1985-10-05
Also published as: JPS53144624A

Description

【発明の詳細な説明】本発明は信号処理方式に関し、より詳細にはテレビジョ
ン画像のための特殊効果を発生するための方式に関する
。

このような特殊効果発生器は複数のビデオ入力信号を組
合せ処理することによつて単一のビデオ出力信号を得る
ことを特徴づけられる。

与えられる入力ビデオ信号の形態及びそれらの組合せ処
理の形態により種々の特殊効果を有する出力ビデオ信号
が与えられる。例えば、２つの異なつたビデオ入力信号
のレベルを差動的に変えた状態で組合せることによつて
、デイゾルブあるいはフェード効果を発生することがで
きる。また、１つのビデオ信号によつて与えられるテレ
ビジョン画像の１部に他のビデオ信号によつて与えられ
るテレビジョン画像を挿入、置換するような態様で２つ
のビデオ信号を組合せることによつてワイプあるいはキ
ー効果を発生させることができる。従来、デイゾルブ操
作を行う場合には、デイゾルブ期間を定めてその期間線
形に変化するランプ波形により入力ビデオ信号を切換え
るようにしていた。

しカルながら、このような従来装置においてはレベル変
化の小さい部分は目で見た場合動きを惑じえない不感帯
となり、デイゾルブ期間が視覚上短くなるという欠点が
あつた。本発明は上記したような九色を解決し、実際の
操作と視覚上の変化が一致するようなデイゾルブ波形を
提供することを目的とするものである。

第１図は本発明を組込んだ特殊効果発生方式の信号系の
ブロック図である。信号系１０は２つの入力端子１２、
１４及び出力端子１６を有している。入力端子１２、１
４にはそれぞれ処理されるべきビデオ信号が与えられる
。信号系１０はワイプ及びキー・スイツチヤ回路１８及
びデイゾルブ・スイツチヤ回路２０を含んでいる。第１
のスイツチヤ１８は端子２２に与えられるワイプ及びキ
ー・スイッチングパルスを受け、第２のスイツチヤ２０
は端子２４に与えられるランプ制御信号を受ける。スイ
ツチヤ１８は端子１２、１４で与えられる第１及び第２
のビデオ信号を受け、かつＪスイッチ２８の固定接点１
に接続される出力を有する。スイッチ２６の固定接点１
は端子１２に接続され、固定接点２は接地される。スイ
ッチ２８の固定接点２は、入力端子１４に接続される。
スイッチ２６、２８の可動接点の信号は、デイゾル５ブ
・スイツチヤ２０に入力として与えられ、そのスイツチ
ヤの出力は、スイッチ３０の固定接点１に生じる。スイ
ッチ２８の可動接点はスイッチ３０の固定接点２に接続
される。スイッチ３０の可動接点は出力端子１６に接続
される。スイツチ２６を位置２に、スイツチ２８を位置
１に、スイツチ３０を位置２に設定することにより、ス
イツチヤ１８からの出力が出力端子に生じる。

これはワイプ（キー）モードを設定する。スイツチ２６
を位置１に、スイツチ２８を位置２に、スイツチ３０を
位置１に設定することにより、スイツチヤ２０からの出
力が出力端子１６に生じる。これはデイゾルブ（フエー
ド）モードを設定する。その他、これらスイツチを選択
的に操作することにより、キー．イン（アウト）、キー
．ウイズ．フエード．イン（アウト）の画像形成を行な
うことができる。

第２Ａ図はキー．イン（アウト）の画面とチヤートの一
例である。最初、Ａ画像のみの状態ａから、ｂに示すよ
うにＡ＋Ｂ画像部分となるよにデイゾルブし、最後にＡ
画像とＢ画像のキー状態ｃが得られる。第２Ａ図で左か
ら右へ画像の形成を進める技法をキー．イン、一方右か
ら左へ画像の形成を行なう技術をキー．アウトと呼ばれ
る。これを第１図の信号系１０で行なうには、入力端子
１２にＡ画像を表わすビデオ信号を入力し、入力端子１
４には、Ｂ画像を表わすビデオ信号を入力する。スイツ
チヤ１８はｃの画面を与えるビデオ信号を形成するよう
に操作される。第１及び第２のスイツチ２６，２８は、
１位置にされ、従つてデイゾルブ．スイツチヤ２０には
ａ及びｃの画面に対応するそれぞれの信号が与えられる
。このスイツチヤ２０は、ｂ画面を与えるビデオ信号を
１位置にあるスイツチ３０を介して出力端子１６に出力
するように、両人力信号を！デイゾルブする。もし、デ
イゾルブ．スイツチヤ２０への制御信号（端子２４に与
えられる。）の極性が変われば、ｂの画面で、画像部分
Ａと画像部分Ａ＋Ｂが入れ変つた画面が形成されること
になる。
一第２Ｂ図は第１図の信号系１０のスイツチ２６，
２８，３０の操作によりキー．ウイズ．フエード（イン
，アウト）の画面を作る態様を示す。最初にブラツクの
状態にある画面ａからｂ画面に示すように除々にＡ画像
とＢ画像との組合せ画像４が現われ、最後には画面ｃの
ように完全にＡ画像とＢ画像の組合せ画像になる。この
ようにＡ画像とＢ画像の組合せ画像がＡ，ｂ，ｃの順序
でフエード．インするような技法をキー．ウイズ．フエ
ード．インと呼び、逆に画面ｃのキー状態から画面ｂを
経てブラツク画面ｃにする技法をキー。ウイズ．フエー
ド．アウトと呼ぶ。このようなテレビジヨン画面上の効
果は、第１のスイツチ２６を位置２に、第２のスイツチ
２８を位置１にして、デイゾルブ．スイツチヤ２０によ
りデイゾルブすることにより達成される。即ち、デイゾ
ルブ．スイツチヤには第１のスイツチ２６を介してブラ
ツクビデオが、スイツチ２８を介してワイプ及びキ一．
スイツチヤ１８の出力が与えられる。第３図は、第１図
の信号系１０のプロツクの機能を達成する具体的な回路
の一例である。

トランジスタＱ１及びＱ２は端子１２でのビデオ信号入
力に対するバツフア機能を与え、トランジスタＱ３門及
びＱ４は端子１４でのビデオ信号入力に対するバツフア
機能を与えるように働く。トランジスタＱ８９Ｑ７９Ｑ
ｌ６９Ｑｌ７９Ｑｌ８及びＱｌ９はワイプ及びキー．ス
イツチヤ１８を構成する。トランジスタＱ９９ＱｌＯ９
Ｑｌｌ９Ｑｌ２９Ｑｌ３及びＱｌ４は）デイゾル・ブ．
スイツチヤ２０を構成する。他のトランジスタＱ５，Ｑ
８及びＱｌ５は電圧バランスあるいはインピーダンス変
換のために働く。第４図は第１図のワイプ及びキー．ス
イツチヤ１８に与えられる端子２２でのキー及びワイプ
．スイツチングパルスを発生するための回路を示す。

このワイプ（キー）発生器３２はＸ１カウンタ３４、Ｘ
２カウンタ３６、Ｙ１カウンタ３８、Ｙ２カウンタ４０
及び速度カウンタ４２を含んでいる。Ｘ１及びＸ２カウ
ンタ３４及び３６は端子４４に与えられるサブキヤリア
周波数（３．５８ＭＨｚ）を４倍し更にそれを１１３に
カウントダウンしたクロツク信号Ｆｘを受ける。

これらカウンタ３４，３６のロード入力は端子４６に与
えられる信号″を受ける。この信号５はハーフ．エツチ
．リジエクトした水平同期信号から作つた巾の狭いパル
スからなる。一方、Ｙ１及びＹ２カウンタ３８及び４０
はそれらのクロツク入力で入力端子４８の信号を受け、
かつロード入力で入力端子５０の信号ＶＢＰを受ける。
信号ＦＹはハーフ．エツチ．リジエクトした水平同期信
号であり、信号ＶＢＰは垂直ブランキング．パルスであ
る。速度カウンタ４２はそのクロツク入力に於いて端子
５２のワイプ速度を決定する速度パルスＳＰを受ける。
これらカウンタ３４，３６，３８，４０及び４２は本実
施例に於いては８ビツト．カウンタよりなる。

従つて、２５６のカウント位置でキヤリ一信号を出力す
る。これらカウンタは８ビツトよりなるデータを受ける
データ入力端子を有し、かつＹカウンタ３８，４０及び
速度カウンタは８ビツトのデータ出力端子を有している
。これらカウンタは、データ入力端子にプリセツトした
いデータを加え、ロード入力端子例えば論理０ロード信
号を加えることによつて任意のカウント状態にプリセツ
トできる。後述するように、Ｘ１カウンタ３４及びＹ１
カウンタ３８なる系は、Ｘ２カウンタ３６及びＹ２カウ
ンタ４０よりなる系に関して相補的に作動することがで
きる。

従つて、説明を簡略化するために、最初にＸｌ，Ｙｌカ
ウンタ系列について述べ、次いで同一動作原理であるＸ
２，Ｙ２カウンタ系列との関係について述べる。ＮＴＳ
Ｃ規準によればビデオ信号の１フレームは、５２鉢の単
位ビデオラインよりなり、１つのビデオラインは１つの
水平同期パルスを有している。

従つて、１フイールドは２６２．５本のラインよりなる
。今、後述する速度カウンタ４２がクリアされた状態に
あつて、Ｙ１カウンタ３８の８ビツト．データ入力が゜
“０゛にあるものと考える。端子５０に与えられる垂直
ブラツキングパルスＶＢＰは、１ビデオライン時間長を
Ｈとすれば、実際は第５図ａのような波形である。即ち
、最初の明時間を論理０（口ー）で、引続く２５３．５
Ｈは論理１（ハイ）とすることができる。二の波形がＹ
１カウンタ３８のロード入力に与えられると、論理１と
なる時点から端子４８の信号ＦＹのカウントが開始され
。そこで第５図ａの実際の垂直ブランキング信号を、第
５図ｂに示すような８．５Ｈの論理０期間を有するロー
ド信号と考えれば、Ｙ１カウンタのキヤリ一出力は次の
垂直ブランキングパルスの最初に生じる。このような状
態で、速度カウンタによつてＹ１カウンタのデータ入力
から４６ｒ′をプリセツトすると、第５図ｃに示すよう
に、キヤリ一はブランキングパルスの最後の位置に生じ
、更に“゜２゛をロードすればキヤリ一はブランキング
パルスの最後から？手前に出る。

一般に、“ｎ゛（０≦ｎ≦２５５）をセツトすれば、キ
ヤリ一はブランキングパルスの最後からｍｌ手前に出る
。このようなキヤリ一信号は、Ｙ１カウンタ３８からＤ
フリツプフロツプ５４にクロツク信号として与えｑれる
。

このＤフリツプフロツプ５４は、クリア入力として端子
５０のＢＰ信号を受ける。第６図Ａ，ｂ及びｃはそれぞ
れこのようなりＰ信号、データ６４ｎ″をプリセツトし
た時に生じるキヤリ一信号及びＤフリツプフロツプ５４
のＱ出力を示す。波形ｃはＹ１スイツチング信号を与え
る。このようなＹ１スイツチング信号が制御回路５６ソ
フトエツジ回路５８及び出力端子６０を介して第１及び
３図の端子２２にワイプ（キー）スイツチングパルスと
して与えられると、実際のテレビジヨン画面上で、例え
ば第７図に示すように、Ｙ１スイツチング信号の０（口
一）論理状態ではＡ画面が選択され、ハイ（１）論理状
態ではＢ画面が選択されるようになる。入力データ値゜
゜ｎ゛がそれぞれの垂直ブランキング期間で除々に増大
するようにされるならば、Ｂ画面は矢示したように除々
に拡大し最後には完全にＢ画面だけとなる。一方、逆に
、“ｎ゛がそれぞれの垂直ブランキング期間で除々に減
少するようにＹ１カウンタがプリセツトされるならば、
Ａ画面が下方向に拡大し最後にはＡ画面だけになつてし
まう。速度カウンタ４２からのプリセツトデータを固定
すれば、キー状態の画面を得ることができる。次に、Ｘ
１カウンタ３４の動作について説明する。Ｘ１カウンタ
３４は後述する排他的０Ｒゲート６２から８ビツトデー
タ入力を受けるようになつ゛ている。図では、ゲート６
２はその１つが図示されているが、実際はデータ数に対
応する８つの排他？ρＲゲートが設けられている。ゲー
ト６２の１つの入力はスイツチ６４の可動接点に接続さ
れる。その第１固定接点は、後述するラツチ回路６６の
８ビツト出力に接続され、第２の固定接点はＹ１カウン
タ３８の８ビツト．データ出力に接続されている。今、
速度カウンタ４２からの入力データが“゜０゛でかつス
イツチ６４は位置１にあるものとノする。

Ｘ１カウンタ３４のクロツク入力は上述したようにサブ
キヤリヤ３．５８ＭＨｚ×４１３の信号が選ばれる。こ
れは、もしサブキヤリア３．５８ＭＨｚが１Ｈ時間期間
カウントすると２２７となり、８ビツトのカウンタにて
キヤリ一を出すにはパルス数が不足し、そこで３．５８
×４１３をクロツクとして使用すると１Ｈ間に３０３．
鍮のパルスをカウントすることになり、２５陥のカウン
トを行なうには、Ｘ１カウンタのロードパルスの巾を約
１０μｓにすれば良く、これは丁度Ｈブランキングパル
スと同等のものを使用することができるためである。以
上の理由のため、入力端子４６にはＸ１カウンタのロー
ド入力としてハーフ．エツチ．リジエクトしたＨ同期信
号から作つた巾の狭いパルス″（第８ａ図）が与えられ
る。このパルスは約１０ｐｓの１つの論理レベルの期間
を有している。この期間は３．５８×４１３ＭＨｚの信
号ＦＸ（第８図ｂ）の４９．鍮のパルスに等価な時間で
ある。従つて、信号″の他の論理レベルの期間は２５４
個のパルスの期間に対応する。このようにして、Ｙ１カ
ウンタに関連して前に記載したように、Ｘ１カウンタ３
４のデータ入力に与えたプリセツト値に従つて種々のタ
イミングのパルス（第８図ｃ）を得ることが可能になる
。このタイミング信号はＤフリツプフロツプ６８にクロ
ツク入力と供給され。このフリツプフロツプにはそのク
リア入力に端子４６の信号″が与えられる。従つて、そ
の出力Ｑには第８図ｄのようなＸ１スイツチングパルス
が生じる。このＸ１スイツチングパルスを制御回路５６
、ソフトエツジ回路５８及び端子６０を介して第１及び
３図の端子２２にキー及びワイプ．スイツチングパルス
として与えると、例えばＸスイツチングパルスのローレ
ベル間でＡ画像、ハイレベル間ではＢ画像を送出するよ
うなスイツチヤ１８を使用すれば、実際のテレビジヨン
画面は、第９図に示すよう．に、継続したＨブランキン
グパルスに関して゜“ｎ゛が除々に大になるにつれてＢ
画像が除々に左方向に大になり、ついには完全にＢ画像
だけになつてしまう。逆に、゜４ｎ０が除々に小になる
につれてＡ画像が右方向に拡大し、最後には完全に．Ａ
画像だけになつてしまう。Ｘ１カウンタへのデータ入力
値を固定すればＡ画面及びＢ画面の変化がないキー状態
が設定される。以上は、第４図のスイツチ６４が１位置
にある場合である。

もしこのスイツチ６４を２位置にす・れば、Ｘ１カウン
タ３４の８ビツトデータ入力はＹ１カウンタ３８の８ビ
ツトデータ出力によつて与えられる。今、速度カウンタ
４２の出力を゜゛Ｏ゛とすると、Ｙ１カウンタ３８の出
力の８ビツトデータはＸ１カウンタ３８に各Ｈ時間期間
時にプリセツトされる。Ｙ１カウンタは“゜０゛でプリ
セツトした後次に“４０゛でプリセツトするまで、端子
４８の水平同期ＦＹパルスをカウントするので、毎Ｈ時
間期間毎のＹ１カウンタの出力データは４６０９９から
６４１９９９６６２９Ｚ．６６ｎ９９９．ａ２５５９９
となる。この出力データはＸ１カウンタを水平同期速度
のロードパルスでプリセツトし、その値から端子４４の
ＦＸクロツクパルスでカウンタをカウノントアツプする
ので、Ｘ１カウンタのキヤリ一出力は、Ｙ１カウンタが
カウントアツプする毎にパルスの１つにつき１つ左へシ
フトする。従つて、画面の一番上ではＹ１カウンタの出
力データはＯであるため、Ｘ１カウンタのキヤリ一は、
Ｈ・ブランキング期間中となり、Ｙ１カウンタ出力デー
タが“゜１゛の時には、Ｘ１カウンタのキヤリ一出力の
は画面右上に現われるようになり、このようにしてＹ１
カウンタが２５４Ｈをカウントすると、Ｘ１カウンタの
キヤリ一は画面左下に現われるようになる。これらＸ１
カウンタのキヤリ一にて上述したようにＤフリツプフロ
ツプ６８をセツトしかつ″クリアパルスでりセツトする
と、第１０図のようなＡ画面及びＢ画面の合成テレビジ
ヨン画面を与えるようなＸ１スイツチングパルスが得ら
れることになる。次に、速度カウンタ４２がある速度で
カウントアツプしている場合を考えると、Ｙ１カウンタ
の出力は速度カウンタの出力データ分だけオフセツトし
、Ｙ１カウンタの６′０″出力データ位置はシフトした
ことになる。

従つて、速度カウンタが４４０９９９６６ｒ９９．４４
ｎ９９。．６４２５５９９とヵゥントァップ又は６６２
５５９Ｚ．６６ｒ１９９．．６６ｒ９９６６０９ヤとカ
ウントダウンする毎に、第１０図のテレビジヨ７画面は
上に流れて、第１１図に示すように、例えば細長い紙に
鋸歯状波パターンを描いてＡ，゛Ｂ画面を規定し、その
上にテレビジヨン画面と同じような略四角形の切り抜き
窓を置き紙を上方に移動した時にその窓から見えるシー
ンと同様の合成画面が形成される。８ビツト速度カウン
タ４２は端子５２でワイプ速度パルス（ＳＰ）をクロツ
ク入力で受けると共に、ライン７０を介してキー．サイ
ズ．データをデータ入力で受ける。

スイツチ７２がオンとなり、カウンタのロード入力が接
地されると、このカウンタはキー．サイズ．データでプ
リセツトされ、装置３２はワイプ発生器モードからキー
発生器モードに変わる。速度カウンタ４８のデータ出力
は、排他的０Ｒゲート７４に与えられる。

ゲート７４は図面（第４図）で単に１個のみが示されて
いるが、実際は速度カウンタ４２の出力データビツト数
だけ設けられている。このゲート７４は制御入力端子７
４″を設けている。周知のように、この制御入力端子に
与える制御論理入力状態をハイ，ローに選択的に変える
ことによつて、速度カウンタ４２をそれぞれアツプカウ
ンタ、ダウンカウンタとして働らかせることが可能にな
る。例えば、第１２図に示すようなＡ画面及びＢ画面よ
りなる合成テレビジヨン画面に於けるワイプモードにあ
つて、排他？ρＲゲート回路の制御入力を変えることに
より方向７６又は７８のワイプを選択的に行なわせるこ
とが可能になる。排他由ρＲゲート回路６２も同様の制
御入力端子６２′を有している。

このゲート回路６２は、上記した排他的０Ｒゲート７４
がワイプ発生器３２の全体の動作を制御するのに対して
、単にＸ１カウンタの入力データ条件を決定するのにす
ぎない。端子６２″の論理制御信号はワイプ．パターン
及びキー．パターンの決定に応じた制御を行なう。ワイ
プ（キー）発生器３２は、Ｙ１カウンタ３８と同様の構
成を有するＹ２カウンタ４０、Ｘ１カウンタ３４と同様
の構成を有するＸ２カウンタ３６、排他的０Ｒゲート６
２と同様の構成の排他的．０Ｒゲート８４、スイツチ６
４と同様の構成のスイツチ８６、Ｙ２カウンタ４０のキ
ヤリ一出力を受けるＤフリツプフロツプ５４と同様の構
成のＤフリツプフロツプ８０、及びＸ２カウンタ３６の
キヤリ一出力を受けるＤフリツプフロツプ６８と。

同様の構成のＤフリツプフロツプ８２を有している。一
方、排他菌ρＲゲート７４の８ビツトデータ出力はＹ１
カウンタには直接与えられるがＹ２カウンタ４０にはイ
ンバータ８４を介して与えられるようになつている。こ
のインバータはＹ１カウーンタ３８及びＹ２カウンタ４
０を相補的に働らかせるようになつている。即ち、Ｙ１
及びＹ２スイツチングパルスでＹスイツチングパルスを
作ると、第１３図Ａ，ｂに示すように、上下２つのＢ画
像がそれぞれ中間のＡ画像方向にワイプするような画像
あるいは、上下２つのＡ画像にはさまれたＢ画像がそれ
ぞれのＡ画像方向にワイプするような画像が得られる。
同様にスイツチ６４及び８６を位置１にし更に排他？ρ
Ｒゲート６２，８４の論理制御入力を逆論理状態に条件
づけると、第１４図Ａ，ｂに示すように、Ｘ１及びＸ２
スイツチングパルスの合成スイツチングパルスは、左右
２つのＢ画像は中間のＡ画像方向にワイプするような画
・像あるいは左右２つのＡ画像にはさまれたＢ画像が両
Ａ画像方向にそれぞれワイプするような画像を与える。
次にスイツチ６４及び８６を位置２にセツトしかつＸｌ
，Ｙｌ及びＸ２，Ｙ２で合成する時に得られる合成スイ
ツチングパルスは第１５図Ａ，ｂ，ｃ及びｄに示すよう
なＡ画像及びＢ画像のワイプ画像を与えることが可能に
なる６上述した例以外にも、排他的０Ｒゲート６４，７
４及び８４の制御入力論理状態を変え、スイツチ６４及
び８６を制御し、更にはスイツチングパルスＸｌ，Ｘ２
，Ｙｌ，Ｙ２の組合せを変えることによつて、第１５″
図に例示した種々のワイプ画像効果を与えるパターンを
可能にする。

第４図に於いて、速度カウンタ４２の８ビツト出力デー
タを排他ビρＲゲート７４を介して受けるラツチ回路６
６を有している。

このラツチはまた端子５０の垂直ブランキングパルスを
受けるクロツク入力と８ビツト出力データをスイツチ６
４及び８６の位置接点及びそれぞれのゲート６２及び８
４を介してＸ１カウンタ３４及びＸ２カウンタ３６のデ
ータ入力に与えるデータ出力とを有している。Ｘ１及び
Ｘ２カウンタは水平同期速度のロードパルス″で入力デ
ータをロードする。もし、このラツチ回路がなければ、
Ｘ１及びＸ２カウンタは速度カウンタのデータ出力をそ
のままロードすることになるので、フレームパルスやフ
イールドパルスをカウントする時以外は必ず垂直ブラン
キング以外の画像内の所で速度カウンタのデータが更新
されることになる。そのために、第１６図ａのように２
つの画像Ａ，Ｂの境界線が直線にならず、段違いになつ
てしまう。このような画面上の影響を防止するために、
一度速度カウンタのデータを垂直同期速度のパルスＢＰ
でラツチし、１フイード間これをホールドする。従つて
、そのホールドしているデータをＸ１及びＸ２カウンタ
のプリセツトデータとするので、第１６図ａのステツプ
状の効果はなくなり、第１６図ｂに示すような直線状境
界線が得られる。図で９０は最初のフイールドでの境界
線、９２は次のフイールドでの境界線を示す。デユーレ
ーシヨンの設定が短い時ほど大まかにワイプすることに
なり、境界線９０，９２間の距離が大になるが、ワイプ
そのものの速度は相当に早く視覚上問題にはならない。
Ｙ１及びＹ２カウンタに関しては、これらは、垂直同期
速度のＶＢＰ信号で速度カウンタの出力データをロード
しているため、上述したようなラツチを設ける必要はな
い。制御回路５６はフリツプフロツプ６８からのＸ１ス
イツチングパルス、フリツプフロツプ５４からのＹ１ス
イツチングパルス、フリツプフロツプ８２からのＸ２ス
イツチングパルス，フリツプフロツプ８０からのＹ２ス
イツチングパルスを受ける。

この回路５６は種々のゲートの組合せよりなり、制御論
理信号Ｓｃに応じて、合成スイツチングパルスを出力す
る。ソフト・エツジ回路５８は制御回路５６からのスイ
ツチングパルスを受ける。

制御回路５６からの合成スイツチングパルスは、第１７
図ａに示すように、例えば第１７図ｂの２つの画像Ａ，
Ｂを明確に切換える鋭く立上つたハードなエツジを有し
ている。これに対して、第１７図ｃのようにスイツチン
グパルスにある期間だけ傾斜を持たせこの期間でＡ及び
Ｂ画像の信号をアナログ的に配分比を変えて混同すると
、第１７図ｄのように画像の境界部はソフトな感じとな
り、視覚上好ましくなる。このような境界画面Ａ＋Ｂを
与えるためにＡ画像信号とＢ画像信号をアナログ的に掛
算するためには構成が複雑となりコスト高となる。そこ
で、これと同様の効果を与えるために、ソフト・エツジ
回路５８が設けられ、スイツチング信号はデジタル的に
処理される。即ち、第１８図に示すように、テレビジヨ
ン画面（第１８図ａ）のＡ＋Ｂ境界部に於いて第１８図
ｂのスイツチングパルスは第１８図ｃに時間的に拡大し
て示すようにデユーテイ・レシオが変化せしめられる。
境界部Ａ＋Ｂの画像Ａに近い所ではデユーテイ・レシオ
が小で画像Ｂに近ずくにつれて、デユーテイ●レシオは
大になるように連続して変えられる。従つて、このよう
なスイツチングパルス画面の視覚上の積分効果のため、
上述したアナログ配分方法と同様のソフトな切り換え部
を有する画面を得ることが可能になる。スイツチング信
号のデジタル処理によりソフト・エツジ効果が達成でき
るため、境界部Ａ＋Ｂの直線性が向上する。ライン方向
の上述したソフト・エツジ化のみならず、垂直方向のエ
ツジ化も上述したと同様の態様でなされ得る。第１９図
ａは上下画像Ａ，Ｂの境界部Ａ＋Ｂをソフト・エツジ化
しだもので、部分Ａ＋Ｂはｍｌ本のラインを含んでいる
。上画像Ａに近い方のラインは第１９図ｂのようにデユ
ーテイ●レシオの小のパルスでスイツチングが行なわれ
、ｎ本目の最後のラインではデユーテイ●レシオの最大
のパルスでスイツチングが行なわれる。このようにして
各ラインのＡ＜５Ｂの信号の配分を時間的に変化させて
ソフト・エツジ化したＡ＋Ｂ境界部が与えられる。この
ようなソフト●エツジ回路５８の一具体例の部分が第２
０図に示されている。

この回路は２”つの４ビツト・カウンタ１００，１０２
及びインバータ１０４からなる。このようなりウンタと
してテキサス●インスツルメント社のＳＭ７４ｌ６ｌ集
積回路が使用できる。第１のカウンタ１００のクカツク
入力は入力端子１０６に与えられるクロツク信号ＦＣを
受ける。カウンタ１００はスイツチ１０８がオフとなつ
てクリア入力が与えられていなければ、０から１幡目の
クロツクパルスを数えてキヤリ一出力を出す。このキヤ
リ一はインバータ１０４によつて反転されて第２のカウ
ンタ１０２゛に与えられると共に第１のカウンタ１００
のロード入力にも与えられる。ロード入力がこれにより
ローレベルとなると、第１のカウンタのＡ，Ｂ，Ｃ，Ｄ
入力は第２のカウンタのＱＡ，ＱＢ，Ｑｃ及びＱ。出力
によつてプリセツトされる。最初のキヤリ一・パルスの
入力で第２のカウンタぱ゜０゛を出力し、第１のカウン
タはこの″０″の値によつてプリセツトされる。次のキ
ヤリ一出力では“゜１゛の値によつてプリセツトされ、
このようにして第１のカウンタは４′１５′３までプリ
セツトされ”る。従つて、出力１１０にはパルス間の周
期がクロツクＦＣの１つづつ狭くなるパルス列信号ＦＯ
ＵＴが得られる。このパルス信号ＦＯＵＴを用いて適当
なゲート処理を行なうことによつて第１８図に関連して
説明したソフト・エツジ・スイツチングパルスを作るこ
とが可能になる。第４図の各素子について上述したよう
にこれら素子は全てデジタル素子である。

そこで複合ビデオ信号から水平及び垂直同期信号を取り
出し、これら同期信号で上述したようなＦＹ，″及びＶ
ＢＰを作るための回路も同様デジタル化することが所望
される。通常、複合ビデオ信号から垂直同期信号を水平
同期信号と区別して取出すには積分回路を使用するアナ
ログ処理で行なつている。以下に述べる方式では３．５
８！ｌ！４Ｈｚのサブキヤリアをカウントすることによ
つて垂直同期成分のみ区別してデジタル的に取り出すも
のである。第２１図のビデオ信号の複合同期信号波形の
図に示すように、水平同期パルス巾は約４μ秒であるの
に対して垂直同期パルス巾は約３０μ秒である。第２２
図の回路はこのようなパルス巾の差に着目して垂直同期
を表わすパルスを取り出すものである。第２２図に於い
て、この垂直同期分離回路は２つの４ビツト・カウンタ
１１２及び１１４をルツクアヘツド接続した８ビツト・
カウンタからなる。カウンタ１１２，１１４として同様
テキサス・インスツルメント社のＳＮ７４ｌ６ｌ集積回
路を使用してもよい。第１及び第２のカウンタのクロツ
ク入力は端子１１６の３．５８ＭＨｚサブキヤリアを受
け、第１及び第２のカウンタのクリア入力及び第１のカ
ウンタ１１２のカウントエネーブル入力Ｐ及びＴは端子
１１８に与えられかつインバータ１２０によつて反転さ
れた複合同期信号を受ける。第１のカウンタ１１２のキ
ヤリ一出力端子は第２のカウンタ１１４のカウントエネ
ーブル入力端子Ｐ及びＴに接続される。第２のカウンタ
のＱ７出力端子即ち８ビツトカウンタの７ビツト出力は
出力端子１２２に接続されている。以上の構成をもつて
すれば、３．５８ＭＨｚのクロツクをカウントした時は
水平同期パルス期間では約ｂ個のパルスをカウントする
のに対して垂直同期パルス期間の？時間長ではそれぞれ
れ約１（１）個以上のパルスをカウントする。

従つて、両同期パルスを区別するためには、即ち垂直同
期パルスを分離するには、カット値１５は２進数では１
１１１，カウント値１００は２進数１１０００１０であ
るから、カウンタの７ビツト目の出力を取り出せばよい
ことになる。第２３図はａの複合同期波形から垂直同期
波形に応じてカウンタの７ビツト出力端子で取り出した
波形をｂで示す。この出力パルスは適当に成形されて第
４図の端子５０に与えられるＶＢＰ信号として使用され
ることができる。クロツク周波数としては，要求される
ジツタ精度により他の周波数が選ばれてもよい。第１及
び３図に於いて、デイゾルブスイツチヤ２０に供給され
る端子２４のランプ信号は第２４図にプロツク図で示す
ランプ信号発生回路１３０によつて発生される。

デイゾルブ・スイツチヤ２０はそれに入力される端子１
２及び１４のビデオ信号Ａ及びＢを差動的に組合せる。
このことは組合せられた両ビデオ信号の出力レベルは常
に一定であることを意味する。デイゾルブの間でＡ及び
Ｂビデオ信号の混合レベルが互に５０％の固定状態をミ
ツクス効果と呼ぶ。フエードとはデイゾルブの１種であ
り、組合せられるべき一方のビデオ信号がブラツク・バ
ーストの形態のものを言い、他方の画像ビデオ信号が除
々に強調される効果をフエードイン，ブラツク●バース
ト信号が除々に強調され最後にはブランク画面になつて
しまう効果をフエードアウトと言う。また、デイゾルブ
時間期間は特に゛デユーレーシヨン゛と呼ばれている。
このようなデイゾルブ効果は端子２４に与えられる信号
によつて制御される。ランプ信号発生回路１３０はフレ
ームパルスを入力端子１３２で受ける。

位相比較器１３４、電圧制御発振器１３６、フイードバ
ツク路１３８はＰＬＬ回路を形成する。フレームパルス
の周波数をＦｖとすれば、ＰＬＬ回路の出力周波数は例
えば”２５６ｆＶに固定される。この信号は１１ｎの分
周比を有するプログラマブル・カウンタ１４０に入力さ
れ、設定したいデユーレーシヨン値ｎにて分周される。
この分周された信号は第１の信号処理回路１４２に与え
られる。この信号処理回路１４２は始動制御入力端子１
４４、停止制御入力端子１４６を有している。信号処理
回路はカウンタ１４８のアツプ及びダウン入力にそれぞ
れ接続される出力ライン１５０及び１５２を有している
。カウンタ１４８の１つの出力はライン１５４を介して
第１の信号処理回路１４２に与えられる。カウンタ出力
を受けるＤＩＡコンバータ１５６はカウンタ出力デジタ
ル信号をアナログ・ランプ信号に変換し、これは次いで
第２の信号処理回路１５８及び増巾器１６０を介して出
力端子１６２に与えられる。この出力端子には第１及び
第３図のランプ制御信号入力端子２４に与えられるラン
プ信号が生じる。このようなランプ信号発生回路１３０
は０から例えば２５５フレームまでの任意のデユーレー
シヨンの長さが設定でき、従つて０から例えば８５８の
デユーレーシヨンがフレーム倍の時間で設定可能である
。

一定振巾値まで種々の傾きを与える従来の回路はフレー
ムパルスのような一定周波数のクロツクをｎビツトカウ
ンタに入力し、その出力をＤｌ八変換し、そのアナログ
出力をデユーレーシヨンに応じて利得が変化する可飽和
形増巾器で増巾するものであつた。直線近似のアナログ
出力を得るためには多ビツトのカウンタ及びＤＩＡコン
バータを使用する必要があり、しかもランプ出力の種々
の傾きを得るためにはアナログ増巾器の増巾度を制御す
る必要がある。急な傾きの出力は直線性を失ない、傾き
の減少はビツト数によつて制限される。第２４図の回路
はこのような欠点を効果的に解消する。

ビデオ信号の垂直同期信号に同期した信号、即ちフレー
ムパルス信号Ｆｖは位相比較器１３４Ｃ０１３６及びフ
イードバツク路よりなるＰＬＬ回路によつて例えば２５
６ｆｖの周波数に変換される。この２５６ｆ周波数はプ
ログラマブル●カウンタ１４０に於いて所望デユーレー
シヨン値ｎにて分周される。これを８ビツト●カウンタ
１４８にてカウントする。８ビツト●カウンタ１４８が
２５６個のパルスをカウントするに要する時間ＴＤはと
なる。

従つて、時間ＴＤは設定デユーレーシヨン値ｎに比例す
る。カウンタ１４８の出力をＤＩＡコンバータ１５６に
てアナログ値に変換し、一定増巾率の可飽和形増巾器１
６０にて増巾した出力ランプ波形は任意のデユーレーシ
ヨン値に応じた傾きのランプ波形を好ましく形成するこ
とが可能になる。また、デイゾルブやフエードの制御で
長いデユーレーシヨンが欲しい場合カウンタ及びＤＩＡ
カウンタのビツト数を上げれば可能となるがビツト数の
増大はコスト増となり一方デユーレーシヨンを長くすれ
ば、画面の動きの変化はゆるやかとなり、中間部ではミ
ツクス状態となつてしまう。

このような欠点を除くため第１の信号処理回路１４２が
設けられている。この回路１４２はデユーレーシヨンｎ
が１≦ｎ≦２５５の時は通常の動作を行ない、ｎ！１ｂ
２５６の時はｎ＝２５５と同じ傾きランプとなるように
動作し半分の１２８の位置で一時的に動作を停止し、再
始動指令に応じて動作を再関するようにする。第２５図
はこのような動作により生じた出力ランプ波形の図を示
す。たて軸に電圧レベルをＶ。として、横軸に時間をフ
レーム単位で示す。実線１６４はカウンタ及びＤＩＡコ
ンバータのビツト数を大にして、所定のｎ値まで直線勾
配とした出力ランプ波形である。このｎ値から出力電圧
は飽和状態となり、これは１６６で示されている。第１
の信号処理回路１４２を使用することによつて、出力ラ
ンプ波形は始動位置１６８からｎ＝２５５と同じ傾斜で
立上る。これは１７０で示される。ｎ＝１２８の時点で
勾配が０となり出力電圧は一定となる。これは１７２で
示される。１７４の位置で始動指令に応じてランプは再
度立上り、所定飽和電圧位置１６６に到達する。

この方式をもつてすれば、カウントするパルス量は２５
５であるが制御できるデユーレーシヨンは無制限となる
。勿論、上述した実施例で種々の例示した数値は変更可
能で、更にクロツクパルス周波数も、これを３０Ｈｚの
フレーム周波数以外に選択することができる。第２６図
は第２４図の第１の信号処理回路１４２の具体的回路の
一例である。

端子１４４には始動指令が、端子１４６には停止指令が
与えられ”る。端子１８０にはフレームパルスが、端子
１８２にはプログラマブル・カウンタ１４０からの速度
パルスが与えられる。端子１８４にはりセツト信号が与
えられる。回路１４２はＤフリツプフロツプ１８６，１
８８，１９０，１９２，１９４を−含み、かつ２つのＡ
ＮＤゲート１９６及び１９８を含んでいる。ＡＮＤゲー
ト１９６の出力はりード１５０を介してカウンタ１４８
のアツプカウント入力に接続され、ＡＮＤゲート１９８
の出力はリード１５２を介してカウンタ１９６のダウン
カｊウント入力に接続される。８ビツト●カウンタ１４
８の１２８カウント出力はリード１５４を介してフリツ
プフロツプ１９４のクロツク入力に接続される。

従つて、フリツプフロツプ１９４はクロツク入力があれ
ば、Ｄ入力端子２００の信号がＱ出力に生じ、これによ
り２つのフリツプフロツプ１８６及び１８８はクリアさ
れる。カウンタ１９４はＳＮ７２７４，カウンタ１８６
，１８８はＳＮ７２ｌ７５、カウンタ１９０，１９２も
同様にＳＮ７２ｌ７５形集積回路によつて構成される。
カウンタ１４８はＳＮ７４ｌ部形１Ｃを２つカスケード
した８進リバーシブル・カウンタよりなり、このカウン
タ出力は８進ＤＩＡコンバータ１５６に接続される。コ
ンバータ１５６のアナログ出力は第２の信号処理回路１
５８によつて処理された後増巾器１６０及び出力端子１
６２に供給される。第１図のデイゾルブ●スイツチ２０
の２つの入力ビデオ信号Ａ及びＢのレベル変化が第２７
図ａのように、利得制御回路の形のデイゾルブ・スイツ
チ２０によつて制御される場合に、第２７図ｂのランプ
波形により制御されるものとすれば、デイゾルブの始動
点ｔ１から終了点ちまでの時間期間Ｔの間で各信号は完
全にスイツチされなければならない。しかしながら、Ｔ
の区間では、ランプ傾斜の電圧による割合で信号Ａ及び
Ｂがミツクスされ、Ａ−Ｂ又はＢ−＋Ａに次第に切り換
つて行く。この時、設定した時間Ｔは画面上で実際に目
で感じた時間と異なり早く感する。この理由はランプの
下端部ｘ（電圧レベルＶ１の間）と上端部ｙ（電圧レベ
ルＶ２の間）の部分では目で見た場合動きを感じない不
感帯であるためである。従つて、画面上でデイゾルブ効
果を認めうる時間丁である。第２の信号処理回路１５８
は設定したＴと画面上の感知時間丁とを等しくし、もつ
てデイゾルブの操作性を改善せんとするものである。こ
の目的のために、第２８図の実線にて示すように、ラン
プの全振巾をＶからＶ−（Ｖ１＋Ｖ２）にし、その際時
点ちでランプをＶ１だけレベルアツプして開始させ、時
点ちではＶ２だけ持ち上げるようにし、もつて設定時間
Ｔと感覚時間丁とを一致！させるようにしたものである
。この処理回路１５８の具体的一回路構成が第２９図に
て示されている。

ＤＩＡコンバータ出力は端子２０２に与えられる。

増巾器１６０には、端子２０２からＤＩＡコンｔバータ
からのランプ波形が供給されると共に、スイツチ回路２
１８からレベルシフト電圧が供給されている。このスイ
ツチ回路２１８は第１の電子スイツチＳ１と第２の電子
スイツチＳ２とからなり、この第１と第２の電子スイツ
チＳ１とＳ２はデータセレクタ２２６の第１の出力Ｙ。
と第２の出力Ｙ１により夫々制御されるようになされて
いる。データセレクタ２２６は４個の単投双極型電子ス
イツチからなり、端子２１６からのキーアウト信号がハ
イレベルのとき、各出力Ｙ。，Ｙｌ，Ｙ２，Ｙ３は夫々
の一方の入力Ｂ。，Ｂｉ，Ｂ２，Ｂ３に接続されるよう
になされ、又キーアウト信号がローレベルのとき、夫々
の他方の入力ＡＯ，Ａｌ，Ａ２，八に接続さ）れている
。データセレクタ２２６の第１の電子スイツチの第１の
入力対ＢＯ，ＡＯには、第１のＤ型フリツプフロツプ２
２８のＱ出力と第２のＤ型フリツプフロツプ２３０のＯ
出力が夫々接続され、第２の電：子スイツチの第２の入
力対Ｂｌ，Ａｌには、第２のＤ型フリツプフロツプのＱ
出力と第１のＤ型フリツプフロツプ２２８のＯ出力が夫
々接続され、第３の電子スイツチの第３の入力対Ｂ２，
Ａ２には、カウンタ１４８のキヤリ一及びホロ一出力が
端子２０８と２１０を介して夫々接続されると共に、第
４の電子スイツチの第４の入力対Ｂ３，Ａ３には、デイ
ゾルブの始動点ちと終了点Ｔ２を示すパルス信号が端子
２０４と２０６を介して夫々供給されている。

今、第２８図に示すようなランプ波形によりデイゾルブ
動作を行う場合には、キーアウト信号はハイレベルとさ
れ、データセレクタの各電子スイツチの出力Ｙ。

，Ｙｌ，Ｙ２，Ｙ３は入力Ｂ。，Ｂｌ，Ｂ２，八に接続
されている。デイゾルブ期間の始動点ｔ１において端子
２０４にパルス信号が供給されると、このパルス信号は
第４の電子スイツチロ一Ｙ３を通つて、第１のＤ型フリ
ツプフロツプ２２８のクロツク端子に印加される。その
結果、第１のフリツプフロツプ２２８のＱ出力がハイレ
ベルとなり、このＱ出力が第１の電子スイツチローＹＯ
を通つてスイツチ回路２１８に供給され、第１の電子ス
イツチＳ１が閉じられる。これにより、電源２２４が増
巾器１６０に供給され、第２８図に示すように始動点ｔ
１において急激にレベルアツプする。その後、デイゾル
ブ期間においては、ＡＩＤコンバータからランプ波形が
端子２０２に供給される。そして、終動点らにおいてカ
ウンター１４８が計数し終ると、キヤリ一出力が端子２
０８を介してデータセレクタの第３の電子スイツチに供
給される。キヤリ一出力が第２のフリツプフロツプ２３
０のクロツク端子に印加されると、このフリツプフロツ
プ２３０のＤ端子はハイレベルになつているので、Ｑ出
力がハイとなる。この結果、このＱ出力は第２の電子ス
イツチ玖−Ｙ１を通つて、スイツチ回路２１８の第２の
スイツチ回路Ｓ２に供給され、このスイツチ回路Ｓ２を
閉じる。これにより、電源２２０が増巾器１６０に供給
され、第２８図に示すように終動点Ｔ２においてランプ
波形は再び急激にレベルアツプする。以上が第２８図に
示すランプ波形を得るための動作であるが、これと相反
したランプ波形を得るためには、端子２１６のキーアウ
ト信号をローレベルとしてデータセレクタ２２６を切換
えて停止指令信号とホロ一信号とにより第１と第２のフ
リツプフロツプ回路２２８と２３０を制御することによ
り可能となる。

なお、デイゾルブ動作が行なわれる前の状態と行なわれ
た後の状態をチエツクするために、第１と第２のフリツ
プフロツプ回路２２８と２３０には、端子２１２からり
セツト信号が、端子２１４からプレビユ一信号が与えら
れる。

すなわち、りセツト信号が第１と第２のフリツプフロツ
プ回路２２８と２３０のクリア端子に与えられると、各
Ｑ出力はローレベルとなり、スイツチ回路２１８は初期
状態になる。一方、プレビユ一信号が第１と第２のフリ
ツプフロツプ回路２２８と２３０のプライオリテイ端子
に与えられると、各Ｑ出力はハイレベルとなり、スイツ
チ回路２１８は最終状態となる。

【図面の簡単な説明】

第１図は本発明を組込んだテレビジヨン特殊効果発生器
の信号系のプロツク回路図、第２Ａ及びＢ図は第１図の
回路の操作によつて作られるテレビジヨン画面上の効果
を説明するための図、第３図は第１図の回路の具体化す
る回路の詳細を示す回路図、第４図は第１及び３図の回
路と共に使用するワイプ（キー）発生器のプロツク回路
図、第５及び６図は第４図の回路の１部の動作を説明す
るための波形図、第７図は第５図に関連して説明された
素子の作動によるテレビジヨン画面を説明するための図
、第８図は第４図の回路の他の部分の素子の動作を説明
するための波形図、第９図は第８図に関連して説明され
た素子の作動によるテレビジヨン画面を説明するための
図、第１０，１１，１２，１３，１４，１５及び１５″
図は第４図の回路の動作状態を変えることによつて作ら
れるテレビジヨン画面を示す図、第１６図は第４図の回
路のある素子の作用により生ぜしめられるテレビジヨン
画面を説明するための図、第１７，１８及び１９図は第
４図の回路のある素子の動作を説明するためのテレビジ
ヨン画面及びその関連波形を示す図、第２０図は第１７
，１８及び１９に関連して説明された素子の一部を構成
する回路を示す図、第２１，２２及び２３図は第４図に
与えられる信号を得るための回路及びその動作を説明す
るための回路図及び波形図、第２４図は第１図及び第３
図の回路と共に使用するランプ発生器のプロツク回路図
、第２５図は第２４図のある素子の動作を説明するため
の波形図、第２６図は第２５図に関連して説明した素子
の具体的回路を示す図、第２７及び２８は第２４図の他
の素子の動作を説明するための波形図、第２９図は第２
４及び２８図に関連して説明した素子の具体的回路を示
す図である。図で、１５８は第２の信号処理回路、２１８は電子的ス
イツチを示す。

Claims

【特許請求の範囲】

１入力信号を利得制御回路に供給し、所定の期間にお
いて第１のレベルからこの第１のレベルとは異なる第２
のレベルまで制御信号により上記入力信号のレベル制御
を行うようになし、上記所定の期間の開始点及び／又は
終了点において上記レベル制御された入力信号に急激な
レベル変化部分を形成するようにした信号処理回路。