JPS60200617A - 入出力バツフア回路 - Google Patents
入出力バツフア回路Info
- Publication number
- JPS60200617A JPS60200617A JP59056102A JP5610284A JPS60200617A JP S60200617 A JPS60200617 A JP S60200617A JP 59056102 A JP59056102 A JP 59056102A JP 5610284 A JP5610284 A JP 5610284A JP S60200617 A JPS60200617 A JP S60200617A
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- JP
- Japan
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- semiconductor integrated
- integrated circuit
- output
- circuit
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/026—Shaping pulses by amplifying with a bidirectional operation
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、人出力バッファ回路に関するもので、例え
ば、ＭＯＳＦＥＴ （絶縁ゲート型電界効果トランジス
タ）によって構成された半導体集積回路装置の外部に設
けられる入出カバソファ回路に利用して有効な技術に関
するものである。
ば、ＭＯＳＦＥＴ （絶縁ゲート型電界効果トランジス
タ）によって構成された半導体集積回路装置の外部に設
けられる入出カバソファ回路に利用して有効な技術に関
するものである。
一般に、ＬＳＩ（大規模論理集積回路）などにおいては
、その用途に応じて入力端子として用いたり、出力端子
として用いられる入出力端子が用意されている。しかし
ながら、出力端子として用いることができても、螢光表
示装置を駆動できるような高耐圧、大電流の出力回路が
用意されていない場合には、その外部回路にバッファ回
路を設ける必要がある。このようなバッファ回路は、例
えば、「実用電子回路ハンドブック（４）１１６頁：Ｃ
Ｑ出版社」によって公知である。ところが、このバッフ
ァ回路では、出力機能しか用意されていないので、上記
端子に入力信号を供給することができない。したがって
、入力機能をも持たせたバッファ回路を構成すると、外
部回路数が増大してしまうとう問題が生じる。
、その用途に応じて入力端子として用いたり、出力端子
として用いられる入出力端子が用意されている。しかし
ながら、出力端子として用いることができても、螢光表
示装置を駆動できるような高耐圧、大電流の出力回路が
用意されていない場合には、その外部回路にバッファ回
路を設ける必要がある。このようなバッファ回路は、例
えば、「実用電子回路ハンドブック（４）１１６頁：Ｃ
Ｑ出版社」によって公知である。ところが、このバッフ
ァ回路では、出力機能しか用意されていないので、上記
端子に入力信号を供給することができない。したがって
、入力機能をも持たせたバッファ回路を構成すると、外
部回路数が増大してしまうとう問題が生じる。
この発明の目的は、極めて簡単な構成により高電圧出力
機能と入力機能とを備えた入出力バッファ回路を提供す
ることにある。
機能と入力機能とを備えた入出力バッファ回路を提供す
ることにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、高耐圧のゲート接地型増幅Ｍ ＯＳ ＦＥ１
゛を用いて、その共通接続されたソースと基板を半導体
集積回路の入出力端子側に接続し、そのドレイン側を他
の回路装置に対する入出力端子として用いるものである
。
゛を用いて、その共通接続されたソースと基板を半導体
集積回路の入出力端子側に接続し、そのドレイン側を他
の回路装置に対する入出力端子として用いるものである
。
（実施例〕
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
同図においては、半導体集積回路装置ＬＳＩは、特に制
限されないが、マイクロプロセッサ等のディジタル半導
体集積回路装置を構成するものである。この半導体集積
回路装置ＬＳＩにおける外部端子ＰＩ、Ｐ２等は入出力
端子（入出力ポート）である。すなわち、特に制限され
ないが、ＰチャンネルＭＯ３ＦＥＴにより構成されたソ
ースフォロワ出力ＭＯ３ＦＥＴＱＩ （Ｑ２）を介して
図示しない内部回路で形成された出力信号が端子Ｐ１（
Ｒ２）から送出される。上記ＭＯ５ＦＥＴＱＩ、Ｑ２の
ソースと回路の接地電位点との間には、負荷としての抵
抗手段Ｒ１，Ｒ２が設けられている。
限されないが、マイクロプロセッサ等のディジタル半導
体集積回路装置を構成するものである。この半導体集積
回路装置ＬＳＩにおける外部端子ＰＩ、Ｐ２等は入出力
端子（入出力ポート）である。すなわち、特に制限され
ないが、ＰチャンネルＭＯ３ＦＥＴにより構成されたソ
ースフォロワ出力ＭＯ３ＦＥＴＱＩ （Ｑ２）を介して
図示しない内部回路で形成された出力信号が端子Ｐ１（
Ｒ２）から送出される。上記ＭＯ５ＦＥＴＱＩ、Ｑ２の
ソースと回路の接地電位点との間には、負荷としての抵
抗手段Ｒ１，Ｒ２が設けられている。
この抵抗手段Ｒ１，Ｒ２は、ＭＯＳＦＥＴにより置き換
えることがでのるものである。一方、外部端子ＰＩ、Ｐ
２には、インバータ回路ＩＶＩ、１ｖ２の入力端子にも
接続され、これらの端子Ｐ１゜Ｒ２からの信号が図示し
ない内部回路に伝えられる。これによって、端子ＰＬ、
Ｐ２は、その用途に応じて選択的に出力端子として用い
られたり、入力端子として用いられるものである。ただ
、入力端子として用いられる場合には、上記出力ＭＯ３
ＦＥＴＱＩ、Ｑ２は、図示しない内部の制御信号によっ
て常時オフ状態になるようにされている。
えることがでのるものである。一方、外部端子ＰＩ、Ｐ
２には、インバータ回路ＩＶＩ、１ｖ２の入力端子にも
接続され、これらの端子Ｐ１゜Ｒ２からの信号が図示し
ない内部回路に伝えられる。これによって、端子ＰＬ、
Ｐ２は、その用途に応じて選択的に出力端子として用い
られたり、入力端子として用いられるものである。ただ
、入力端子として用いられる場合には、上記出力ＭＯ３
ＦＥＴＱＩ、Ｑ２は、図示しない内部の制御信号によっ
て常時オフ状態になるようにされている。
このような半導体集積回路装置における入出力端子に、
その双方向の信号伝達機能を維持しつつ、高電圧の出力
機能を持たせるための入出力バッファ回路として、同図
で破線で囲まれた回路が用いられる。
その双方向の信号伝達機能を維持しつつ、高電圧の出力
機能を持たせるための入出力バッファ回路として、同図
で破線で囲まれた回路が用いられる。
すなわち、上記半導体集積回路装置ＬＳＩが正の電源電
圧Ｖｃｃ（例えば、＋５Ｖ）により動作する場合には、
高耐圧のＰチャンネルＭＯＳ Ｆ ＥＴが用いられ、こ
れらのＭＯ３ＦＥＴＱ３．Ｑ４のゲートは、定常的に回
路の接地電位点に接続されることによって、ゲート接地
型の増幅回路を構成する。これらのＭＯ３ＦＥＴＱ３．
Ｑ４のソースと基板（チャンネル）とは、共通化されて
上記半導体集積回路装置ＬＳＩの端子Ｐｉ、Ｐ２に接続
される。そして、これらのＭＯ３ＦＥＴＱ３．Ｑ４のド
レイン側は、他の回路装置に対する入出力端子Ｐ３．Ｐ
４に接続される。おな、上記ＭＯ３ＦＥＴＱ３．Ｑ４の
ドレインからソースに向かうように接続されたダイオー
ドＤＩ、Ｄ２は、第２図にした構造断面図に示しように
、そのドレイン、基板間のＰＮ接合により等測的に構成
されるものである。
圧Ｖｃｃ（例えば、＋５Ｖ）により動作する場合には、
高耐圧のＰチャンネルＭＯＳ Ｆ ＥＴが用いられ、こ
れらのＭＯ３ＦＥＴＱ３．Ｑ４のゲートは、定常的に回
路の接地電位点に接続されることによって、ゲート接地
型の増幅回路を構成する。これらのＭＯ３ＦＥＴＱ３．
Ｑ４のソースと基板（チャンネル）とは、共通化されて
上記半導体集積回路装置ＬＳＩの端子Ｐｉ、Ｐ２に接続
される。そして、これらのＭＯ３ＦＥＴＱ３．Ｑ４のド
レイン側は、他の回路装置に対する入出力端子Ｐ３．Ｐ
４に接続される。おな、上記ＭＯ３ＦＥＴＱ３．Ｑ４の
ドレインからソースに向かうように接続されたダイオー
ドＤＩ、Ｄ２は、第２図にした構造断面図に示しように
、そのドレイン、基板間のＰＮ接合により等測的に構成
されるものである。
例えば、上記半導体集積回路装置ＬＳＩにより、螢光表
示装置の駆動する場合、これらの端子Ｐ３゜Ｒ４と、−
４０■のような螢光表示装置用の電源電圧−Ｖｄｉｓｐ
との間に負荷抵抗ＲＬＩ、ＲＬ２が接続される。これに
よって、半導体集積回路”装置ＬＳＩの出力ＭＯ３ＦＥ
ＴＱＩ （Ｑ２）がオン状態の時には、上記バッファ用
のＭＯ３ＦＥＴＱ３（Ｑ４）のソース、ゲート間に、電
源電圧Ｖｃｃのようなハイレベルが供給されるから、Ｍ
Ｏ３ＦＥＴＱ３ （Ｑ４）がオン状態になる。これによ
り、上記端子Ｐ３（Ｒ４）からは、＋５Ｖのようなハイ
レベルが送出される。また、上記出力ＭＯ３ＦＥＴＱＩ
（Ｑ２）がオフ状態の時には、上記バッファ用のＭＯ
３ＦＥＴＱ３ （Ｑ４）のソースとゲートは回路の接地
電位となるから、ＭＯ３ＦＥＴＱ３ （Ｑ４）がオフ状
態になる。これにより、上記端子Ｐ３（Ｒ４）からは、
−４０■のようなロウレベルが送出される。この時、上
記ＭＯ３ＦＥＴＱ３．Ｑ４のオフ状態により、半導体集
積回路装置ＬＳＩの端子ＰＩ（Ｒ２）の電位は、端子Ｐ
３ （Ｒ４）が−４０Ｖのような高電圧にもかかわらず
回路の接地電位にされる。これによって、半導体集積回
路装置ＬＳＩにおける出力ＭＯ３ＦＥ′［ＱＩ（Ｑ２）
及びインバータ回路ＩＶＩ （ＩＶ２）を構成するＭＯ
ＳＦＥＴは、上記のような高電圧から保護されるもので
ある。
示装置の駆動する場合、これらの端子Ｐ３゜Ｒ４と、−
４０■のような螢光表示装置用の電源電圧−Ｖｄｉｓｐ
との間に負荷抵抗ＲＬＩ、ＲＬ２が接続される。これに
よって、半導体集積回路”装置ＬＳＩの出力ＭＯ３ＦＥ
ＴＱＩ （Ｑ２）がオン状態の時には、上記バッファ用
のＭＯ３ＦＥＴＱ３（Ｑ４）のソース、ゲート間に、電
源電圧Ｖｃｃのようなハイレベルが供給されるから、Ｍ
Ｏ３ＦＥＴＱ３ （Ｑ４）がオン状態になる。これによ
り、上記端子Ｐ３（Ｒ４）からは、＋５Ｖのようなハイ
レベルが送出される。また、上記出力ＭＯ３ＦＥＴＱＩ
（Ｑ２）がオフ状態の時には、上記バッファ用のＭＯ
３ＦＥＴＱ３ （Ｑ４）のソースとゲートは回路の接地
電位となるから、ＭＯ３ＦＥＴＱ３ （Ｑ４）がオフ状
態になる。これにより、上記端子Ｐ３（Ｒ４）からは、
−４０■のようなロウレベルが送出される。この時、上
記ＭＯ３ＦＥＴＱ３．Ｑ４のオフ状態により、半導体集
積回路装置ＬＳＩの端子ＰＩ（Ｒ２）の電位は、端子Ｐ
３ （Ｒ４）が−４０Ｖのような高電圧にもかかわらず
回路の接地電位にされる。これによって、半導体集積回
路装置ＬＳＩにおける出力ＭＯ３ＦＥ′［ＱＩ（Ｑ２）
及びインバータ回路ＩＶＩ （ＩＶ２）を構成するＭＯ
ＳＦＥＴは、上記のような高電圧から保護されるもので
ある。
また、上記螢光表示装置の駆動に代え、上記端子Ｐ３．
Ｐ４から上記半導体集積回路装置ＬＳＩと同じ極性の入
力信号を供給する場合には、上記ＭＯ３ＦＥＴＱ３．
Ｑ４を接続した状ｓｃｖママー’ｃ行うことができる。
Ｐ４から上記半導体集積回路装置ＬＳＩと同じ極性の入
力信号を供給する場合には、上記ＭＯ３ＦＥＴＱ３．
Ｑ４を接続した状ｓｃｖママー’ｃ行うことができる。
すなわち、端子Ｐ３（Ｒ４）を電源電圧Ｖｃｃのような
ハイレベルにすると、ダイオードＤＩ （Ｄ２）を介し
てソース側をハイレベルにする。このソース側の電位が
ＭＯ３ＦＥＴＱｌ （Ｑ２）のしきい値電圧に達すると
ＭＯ３ＦＥＴＱ３ （Ｑ４）がオン状態になって、上記
ノ＼イレベルの信号を上記半導体集積回路装置ＬＳＩの
端子ＰＩ（Ｒ２）に伝える。この信号はインバータ回路
ＩＶＩ （ＩＶ２）の入力端子に供給されて図示しない
内部回路に供給される。また、上記端子Ｐ３（Ｒ４）が
電源電圧Ｖｃｃのようなハイレベルから回路の接地電位
のようなロウレベルに変化すると、上記オン状態になっ
ているＭＯ３ＦＥＴＱ３ （Ｑ４）により端子ＰＬ（Ｒ
２）がロウレベルに変化する。端子ＰＬ（Ｒ２）のレベ
ルがＭＯ３ＦＥＴＱ３ （Ｑ４）のしきい値電圧以下に
低下すると、このＭＯ３ＦＥＴＱ３ （Ｑ４）はオフ状
態になるが、抵抗Ｒ１（Ｒ２）により回路の接地電位ま
で低下する。このようにして、端子Ｐ３（Ｒ４）の信号
は、上記端子ＰＩ （Ｒ２）に伝えられる。この実施例
では、上記しきい値電圧により高い信号レベルに対して
は、比較的大きな電流供給能力を持つＭＯ５ＦＥＴＱ３
．Ｑ４を介して、端子Ｐ３．Ｐ４の信号が端子Ｐｉ、Ｐ
２に伝えられるので、比較的高速に信号の伝達を行うこ
とができる。
ハイレベルにすると、ダイオードＤＩ （Ｄ２）を介し
てソース側をハイレベルにする。このソース側の電位が
ＭＯ３ＦＥＴＱｌ （Ｑ２）のしきい値電圧に達すると
ＭＯ３ＦＥＴＱ３ （Ｑ４）がオン状態になって、上記
ノ＼イレベルの信号を上記半導体集積回路装置ＬＳＩの
端子ＰＩ（Ｒ２）に伝える。この信号はインバータ回路
ＩＶＩ （ＩＶ２）の入力端子に供給されて図示しない
内部回路に供給される。また、上記端子Ｐ３（Ｒ４）が
電源電圧Ｖｃｃのようなハイレベルから回路の接地電位
のようなロウレベルに変化すると、上記オン状態になっ
ているＭＯ３ＦＥＴＱ３ （Ｑ４）により端子ＰＬ（Ｒ
２）がロウレベルに変化する。端子ＰＬ（Ｒ２）のレベ
ルがＭＯ３ＦＥＴＱ３ （Ｑ４）のしきい値電圧以下に
低下すると、このＭＯ３ＦＥＴＱ３ （Ｑ４）はオフ状
態になるが、抵抗Ｒ１（Ｒ２）により回路の接地電位ま
で低下する。このようにして、端子Ｐ３（Ｒ４）の信号
は、上記端子ＰＩ （Ｒ２）に伝えられる。この実施例
では、上記しきい値電圧により高い信号レベルに対して
は、比較的大きな電流供給能力を持つＭＯ５ＦＥＴＱ３
．Ｑ４を介して、端子Ｐ３．Ｐ４の信号が端子Ｐｉ、Ｐ
２に伝えられるので、比較的高速に信号の伝達を行うこ
とができる。
なお、上記ＭＯ３ＦＥＴＱ３．Ｑ４は、単体のＭＯＳＦ
ＥＴの他、複数のＭＯＳＦＥＴが構成された半導体集積
回路を用いた場合には、複数の端子に対して１個の半導
体集積回路によって上記入出力バッフ１回路を構成する
ことができる。
ＥＴの他、複数のＭＯＳＦＥＴが構成された半導体集積
回路を用いた場合には、複数の端子に対して１個の半導
体集積回路によって上記入出力バッフ１回路を構成する
ことができる。
＜１１半導体集積回路装置における標準耐圧を持つＭＯ
ＳＦＥＴにより構成された入出力端子に、ゲート接地型
の増幅ＭＯ３ＦＥＴを１個設けるだけという極めて簡単
な構成によって、高耐圧の出力機能と、１ｉｌｌ常信号
レベルの入力機能とを持たせることができるという効果
が（ｑられる。
ＳＦＥＴにより構成された入出力端子に、ゲート接地型
の増幅ＭＯ３ＦＥＴを１個設けるだけという極めて簡単
な構成によって、高耐圧の出力機能と、１ｉｌｌ常信号
レベルの入力機能とを持たせることができるという効果
が（ｑられる。
（２）入出カバソファ回路を構成するＭ ＯＳ Ｆ Ｅ
Ｔとして、複数のＭＯＳ Ｆ ＥＴからなる半導体集
積回路を用いることによって、複数ピントからなる半導
体集積回路装置の入出力端子に１個の半導体集積回路を
設りるだけでよいから、プリント配線基板上での実装密
度を高くできるという効果が得られる。
Ｔとして、複数のＭＯＳ Ｆ ＥＴからなる半導体集
積回路を用いることによって、複数ピントからなる半導
体集積回路装置の入出力端子に１個の半導体集積回路を
設りるだけでよいから、プリント配線基板上での実装密
度を高くできるという効果が得られる。
（３）上記＋１１及び（２）により、標準耐圧回路から
なるディジクル半導体集積回路装置用いて構成された高
電圧出力機能と入力機能とを兼ね備えたディジタル情報
処理システムの価格を安くすることができるという効果
が得られる。
なるディジクル半導体集積回路装置用いて構成された高
電圧出力機能と入力機能とを兼ね備えたディジタル情報
処理システムの価格を安くすることができるという効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＭＯＳＦＥＴ
の導電型は、その電源電圧の極性に応じて種々の実施形
態を採ることができるものである。例えば、半導体集積
回路装置ＬＳＩが負の電源電圧で動作し、正の高電圧出
力を形成する場合には、ＮチャンネルＭＯ３ＦＥＴによ
りそのＭＯＳＦＥＴを構成するものとし、入出力バッフ
ァ回路はＮチャンネルＭＯ５ＦＥＴを用いるものであれ
ばよい。また、上記半導体集積回路装置ＬＳＩ側の出力
回路は、ＣＭＯＳインバータ回路、又はプッシュプル出
力回路等であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＭＯＳＦＥＴ
の導電型は、その電源電圧の極性に応じて種々の実施形
態を採ることができるものである。例えば、半導体集積
回路装置ＬＳＩが負の電源電圧で動作し、正の高電圧出
力を形成する場合には、ＮチャンネルＭＯ３ＦＥＴによ
りそのＭＯＳＦＥＴを構成するものとし、入出力バッフ
ァ回路はＮチャンネルＭＯ５ＦＥＴを用いるものであれ
ばよい。また、上記半導体集積回路装置ＬＳＩ側の出力
回路は、ＣＭＯＳインバータ回路、又はプッシュプル出
力回路等であってもよい。
この発明は、標準耐圧のＭＯＳＦＥＴにより構成された
各種半導体集積回路装置の入出力端子に設けられ、高耐
圧出力機能と入力機能とを合わせもつ入出カバソファ回
路として広く利用できるものである。
各種半導体集積回路装置の入出力端子に設けられ、高耐
圧出力機能と入力機能とを合わせもつ入出カバソファ回
路として広く利用できるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、その入出力バッフ１回路を構成するＭＯＳＦＥＴの構
造断面図である。 ■、Ｓｒ・・半導体集積回路装置 代理人弁理士 高橋 明夫 第 １ 図 第 ２ 図
、その入出力バッフ１回路を構成するＭＯＳＦＥＴの構
造断面図である。 ■、Ｓｒ・・半導体集積回路装置 代理人弁理士 高橋 明夫 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路装置の入出力端子に共通接続された
ソース及び基板が接続されたゲート接地型の高耐圧の増
幅ＭＯ３ＦＥＴからなり、上記ＭＯ５ＦＥＴのドレ°イ
ンを上記半導体集積回路装置における電源電圧と逆極性
の高電圧を形成する負荷手段を設ける出力端子又は上記
半導体集積回路装置における電源電圧と同極性の入力信
号を供給する入力硝子とすることを特徴とする入出力バ
ッファ回路 ２０．上記ＭＯ５ＦＥＴは、複数個のＭＯＳ Ｆ ＥＴ
が形成された半導体集積回路により構成されるものであ
ることを特徴とする特許請求の範囲第１項記載の入出力
バッフ１回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056102A JPS60200617A (ja) | 1984-03-26 | 1984-03-26 | 入出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056102A JPS60200617A (ja) | 1984-03-26 | 1984-03-26 | 入出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200617A true JPS60200617A (ja) | 1985-10-11 |
Family
ID=13017737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056102A Pending JPS60200617A (ja) | 1984-03-26 | 1984-03-26 | 入出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200617A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646552A (en) * | 1992-08-14 | 1997-07-08 | Ricoh Company, Ltd. | Data transmission device used together with system interface having improved data transmission performance |
| US5912496A (en) * | 1996-02-06 | 1999-06-15 | Nec Corporation | Semiconductor device having power MOS transistor including parasitic transistor |
-
1984
- 1984-03-26 JP JP59056102A patent/JPS60200617A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646552A (en) * | 1992-08-14 | 1997-07-08 | Ricoh Company, Ltd. | Data transmission device used together with system interface having improved data transmission performance |
| US5912496A (en) * | 1996-02-06 | 1999-06-15 | Nec Corporation | Semiconductor device having power MOS transistor including parasitic transistor |
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