JPS6232722A - プツシユプル出力回路 - Google Patents
プツシユプル出力回路Info
- Publication number
- JPS6232722A JPS6232722A JP60172145A JP17214585A JPS6232722A JP S6232722 A JPS6232722 A JP S6232722A JP 60172145 A JP60172145 A JP 60172145A JP 17214585 A JP17214585 A JP 17214585A JP S6232722 A JPS6232722 A JP S6232722A
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- JP
- Japan
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- pull
- circuit
- push
- transistor
- mosfet
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はプッシュプル出力回路に係り、特にＬＳＩ化が
可能で、かつ高速動作、大電流、低消費電力のプッシュ
プル出力回路に関するものである。
可能で、かつ高速動作、大電流、低消費電力のプッシュ
プル出力回路に関するものである。
従来、高速のプッシュプル出力回路は、昭和５７年度電
子通信学会総合全国大会予稿集、５１３（ｐｐ、５−２
７９参照）で発表されているように、２個のＭＯＳＦＥ
Ｔと抵抗、ダイオードから構成されたものが知名れてい
る。
子通信学会総合全国大会予稿集、５１３（ｐｐ、５−２
７９参照）で発表されているように、２個のＭＯＳＦＥ
Ｔと抵抗、ダイオードから構成されたものが知名れてい
る。
第６図は上記文献に示されたプッシュプル出力回路の構
成図である。同図において、Ｑｕ、Ｑｄは、それぞれプ
ッシュプル回路のプルアップ回路とプルダウン回路を構
成するＮチャネルＭＯＳＦＥＴ、ＤＯはダイオード、Ｒ
Ｂは抵抗、ｖａは電源電圧である。なお、トランジスタ
Ｑｕ、ＱｄはＮＰＮバイポーラトランジスタでも代替可
能である。
成図である。同図において、Ｑｕ、Ｑｄは、それぞれプ
ッシュプル回路のプルアップ回路とプルダウン回路を構
成するＮチャネルＭＯＳＦＥＴ、ＤＯはダイオード、Ｒ
Ｂは抵抗、ｖａは電源電圧である。なお、トランジスタ
Ｑｕ、ＱｄはＮＰＮバイポーラトランジスタでも代替可
能である。
上記のプッシュプル回路のうち、ＭＯＳＦＥＴＱｕ、Ｑ
ｄの代りにバイポーラトランジスタのみを用いたものは
、従来より用いられていたＮＰＮ形とＰＮＰ形からなる
コンプリメンタリのプッシュプル回路に比較すると、少
数の部品数で実現できるが、入力波形に対する出力波形
の立ち上り時間長くなる。これに対して、ＮチャネルＭ
ＯＳＦＥＴ（Ｑｕ、Ｑｄ）のみを用いたものは、少数の
部品数で実現できるとともに、入力波形に対する出力波
形の立ち上り時間が短いが、消費電力が大きくなる。そ
こで、上記文献では、一方をバイポーラトランジスタＱ
ｄとし、他方をＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｕとするこ
とを提案している。しかし、■Ｃ化、ＬＳＩ化のために
は、両方ともＭＯＳＦＥＴで構成することが望ましい。
ｄの代りにバイポーラトランジスタのみを用いたものは
、従来より用いられていたＮＰＮ形とＰＮＰ形からなる
コンプリメンタリのプッシュプル回路に比較すると、少
数の部品数で実現できるが、入力波形に対する出力波形
の立ち上り時間長くなる。これに対して、ＮチャネルＭ
ＯＳＦＥＴ（Ｑｕ、Ｑｄ）のみを用いたものは、少数の
部品数で実現できるとともに、入力波形に対する出力波
形の立ち上り時間が短いが、消費電力が大きくなる。そ
こで、上記文献では、一方をバイポーラトランジスタＱ
ｄとし、他方をＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｕとするこ
とを提案している。しかし、■Ｃ化、ＬＳＩ化のために
は、両方ともＭＯＳＦＥＴで構成することが望ましい。
すなわち、第６図のプッシュプル回路はＬＳＩ化が可能
であり、かつトランジスタＱｕ、ＱｄともＮチャネル素
子で構成できるという利点を有しているが、トランジス
タＱｄがオン時には、電源Ｖａから抵抗ＲＢを通して電
流が流れるため、消費電力の点で問題がある。また、低
消費電力化のために抵抗ＲＢを大きくすると速度が低下
するという問題がある。
であり、かつトランジスタＱｕ、ＱｄともＮチャネル素
子で構成できるという利点を有しているが、トランジス
タＱｄがオン時には、電源Ｖａから抵抗ＲＢを通して電
流が流れるため、消費電力の点で問題がある。また、低
消費電力化のために抵抗ＲＢを大きくすると速度が低下
するという問題がある。
本発明の目的は、上記問題点を改善し、ディスプレイ用
の高耐圧のＬＳＩ化が可能であり、かつ高速動作が可能
で、低消費電力のプッシュプル出力回路を提供すること
である。
の高耐圧のＬＳＩ化が可能であり、かつ高速動作が可能
で、低消費電力のプッシュプル出力回路を提供すること
である。
上記目的を達成するために１本発明のプッシュプル出力
回路は、第１の電源に接続さ九、出力回路素子とプルア
ップ回路を構成する第１のＭＯＳＦＥＴと、プルダウン
回路を構成する第２のＭＯＳＦＥＴとを有するプッシュ
プル出力回路において、プルダウン回路は第２の電源に
接続された相補型ＭＯＳＦＥＴにより駆動される第２の
ＭＯＳＦＥＴにより構成され、プルアップ回路はゲート
が第２電源に接続され、ソースがプルダウン回路を構成
する第２のＭＯＳＦＥＴのゲートに接続された第３のＭ
ＯＳＦＥＴにより駆動されることに特徴がある。
回路は、第１の電源に接続さ九、出力回路素子とプルア
ップ回路を構成する第１のＭＯＳＦＥＴと、プルダウン
回路を構成する第２のＭＯＳＦＥＴとを有するプッシュ
プル出力回路において、プルダウン回路は第２の電源に
接続された相補型ＭＯＳＦＥＴにより駆動される第２の
ＭＯＳＦＥＴにより構成され、プルアップ回路はゲート
が第２電源に接続され、ソースがプルダウン回路を構成
する第２のＭＯＳＦＥＴのゲートに接続された第３のＭ
ＯＳＦＥＴにより駆動されることに特徴がある。
以下１本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示すプッシュプル出力回
路の構成図である。
路の構成図である。
第１図において、Ｖｃｃ４ 、 Ｖｃｃ２は各々高電圧
および低電圧の電源である。ＮチャネルＭＯ３ＦＥ Ｔ
Ｑ １ ＃ Ｑ ２ ｔダイオードＤ１は従来知られ
ているトーテムポール型プッシュプル回路であり、トラ
ンジスタＱ１がプルアップ回路、トランジスタＱ２がプ
ルダウン回路を構成している。また抵抗Ｒ１，Ｐチャネ
ルＭＯＳＦＥＴＱ３．Ｎチャネ７Ｌ／ＭＯＳＦＥＴＱ４
１ｔＭＯ３ＦＥＴＱｔを駆動するための回路、Ｐチャネ
ルおよびＮチャネルのＭＯＳＦＥＴＱｓ 、Ｑｅは入力
インバータを構成するＣ −Ｍ ＯＳ （Ｃｏｍｐｌｅ
＋ｗｅｎｔａｒｙ Ｍ ＯＳ ）であって、プッシュ
プル回路のプルダウン回路Ｑ２を駆動している。なお、
入力インバータとして、ＣＭＯＳを使用しているのは、
低電力、低電圧駆動が可能であり、高速動作、高集積化
において、他の素子より優れているためである。その他
のＭＯＳＦＥＴを用いて入力インバータを構成すること
も勿論可能であるが、上側のトランジスタをデプレショ
ン型に、下側のトランジスタをエンハンスメント型にし
なければならず、消費電力が大きくなるため、この場合
には、ＣＭＯＳで構成するのが望ましい。
および低電圧の電源である。ＮチャネルＭＯ３ＦＥ Ｔ
Ｑ １ ＃ Ｑ ２ ｔダイオードＤ１は従来知られ
ているトーテムポール型プッシュプル回路であり、トラ
ンジスタＱ１がプルアップ回路、トランジスタＱ２がプ
ルダウン回路を構成している。また抵抗Ｒ１，Ｐチャネ
ルＭＯＳＦＥＴＱ３．Ｎチャネ７Ｌ／ＭＯＳＦＥＴＱ４
１ｔＭＯ３ＦＥＴＱｔを駆動するための回路、Ｐチャネ
ルおよびＮチャネルのＭＯＳＦＥＴＱｓ 、Ｑｅは入力
インバータを構成するＣ −Ｍ ＯＳ （Ｃｏｍｐｌｅ
＋ｗｅｎｔａｒｙ Ｍ ＯＳ ）であって、プッシュ
プル回路のプルダウン回路Ｑ２を駆動している。なお、
入力インバータとして、ＣＭＯＳを使用しているのは、
低電力、低電圧駆動が可能であり、高速動作、高集積化
において、他の素子より優れているためである。その他
のＭＯＳＦＥＴを用いて入力インバータを構成すること
も勿論可能であるが、上側のトランジスタをデプレショ
ン型に、下側のトランジスタをエンハンスメント型にし
なければならず、消費電力が大きくなるため、この場合
には、ＣＭＯＳで構成するのが望ましい。
今、入力端子が高レベルの時、Ａ点の電位ＶＡは低レベ
ルとなりトランジスタＱ２はオフする。
ルとなりトランジスタＱ２はオフする。
トランジスタＱ４のゲートには（ＶＣＣ２ＶＡ）の電圧
が印加されるため、トランジスタＱ４はオンし、Ｂ点の
電位ｖＢは低レベルとなる。従って、トランジスタＱ３
はオンしトランジスタＱ１を駆動する。従ってトランジ
スタＱ３の電流容量を大とすれば、トランジスタＱｌを
高速に駆動できる。
が印加されるため、トランジスタＱ４はオンし、Ｂ点の
電位ｖＢは低レベルとなる。従って、トランジスタＱ３
はオンしトランジスタＱ１を駆動する。従ってトランジ
スタＱ３の電流容量を大とすれば、トランジスタＱｌを
高速に駆動できる。
一方、入力端子が低レベルのときは、ＶＡは高レベルと
なる。トランジスタＱ４のしきい電圧を（Ｖｃｃ２−
Ｖ Ａ ）より大きく設定すれば、トランジスタＱ４は
オフとなり、従ってトランジスタＱ３＋Ｑ１もオフとな
る。すなわち、出力端子が低レベルの時には、高電源Ｖ
ＣＣＩから供給する電流は殆んど無視できる程度に少く
することが可能である。
なる。トランジスタＱ４のしきい電圧を（Ｖｃｃ２−
Ｖ Ａ ）より大きく設定すれば、トランジスタＱ４は
オフとなり、従ってトランジスタＱ３＋Ｑ１もオフとな
る。すなわち、出力端子が低レベルの時には、高電源Ｖ
ＣＣＩから供給する電流は殆んど無視できる程度に少く
することが可能である。
これはスイッチ素子として、低レベルの電源電圧に接続
され、プルダウン回路を構成するトランジスタＱ２のゲ
ートにそのソースを接続し、プルアップ回路を構成する
トランジスタＱ１をＰチャネルのＭＯＳＦＥＴＱａを介
して駆動するトランジスタＱ４を導入したことによる。
され、プルダウン回路を構成するトランジスタＱ２のゲ
ートにそのソースを接続し、プルアップ回路を構成する
トランジスタＱ１をＰチャネルのＭＯＳＦＥＴＱａを介
して駆動するトランジスタＱ４を導入したことによる。
このように、本実施例においては、プッシュプル回路の
ＬＳＩ化と高速化と低消費電力化を簡単に実現できる。
ＬＳＩ化と高速化と低消費電力化を簡単に実現できる。
第２図は本発明の第２の実施例を示すプッシュプル出力
回路の構成図である。
回路の構成図である。
同図においては、第１図におけるＰチャネル間Ｏ５ＦＥ
Ｔ Ｑ３ の代りにＰＮＰバイポーラトランジスタ
Ｑ３′を用いたもので、動作原理は、第１の実施例と全
く同様である０本回路の利点は。
Ｔ Ｑ３ の代りにＰＮＰバイポーラトランジスタ
Ｑ３′を用いたもので、動作原理は、第１の実施例と全
く同様である０本回路の利点は。
Ｂ点の電位ＶＢが、ＰＮＰトランジスタのエミッタ・ベ
ース間電位（約０．７Ｖ）に保たれることであり、従っ
て抵抗Ｒ１の値を小さくすることが可能である。集積化
に際しては、高抵抗は製作し芝いため、抵抗Ｒ１の値を
小さくできる本回路は集積化に適していると云える。
ース間電位（約０．７Ｖ）に保たれることであり、従っ
て抵抗Ｒ１の値を小さくすることが可能である。集積化
に際しては、高抵抗は製作し芝いため、抵抗Ｒ１の値を
小さくできる本回路は集積化に適していると云える。
第３図は１本発明の第３の実施例を示すプッシュプル出
力回路の構成図である。
力回路の構成図である。
第３図においては、第１図の回路のプルアップ回路を構
成しているトランジスタＱ１とダイオードＤ、を取除き
、トランジスタＱ１を駆動しているＰチャネルＭＯＳＦ
ＥＴＱ３をプルアップ回路として利用している。第３図
と第１図を比較すれば明らかなように、素子数が減少す
るので、容積をとらずに済み、ＬＳＩ化に適している。
成しているトランジスタＱ１とダイオードＤ、を取除き
、トランジスタＱ１を駆動しているＰチャネルＭＯＳＦ
ＥＴＱ３をプルアップ回路として利用している。第３図
と第１図を比較すれば明らかなように、素子数が減少す
るので、容積をとらずに済み、ＬＳＩ化に適している。
第４図は１本発明の第４の実施例を示すプッシュプル出
力回路の構成図である。第４図の回路における動作原理
は、第１図に示した第１の実施例と同様である。
力回路の構成図である。第４図の回路における動作原理
は、第１図に示した第１の実施例と同様である。
第１図においては、Ｂ点の電位ｖＢは抵抗Ｒ。
とトランジスタＱ４とで決められている。すなわち、ト
ランジスタＱ４が飽和状態では、ｖＢ＝Ｉｓ４ＸＲ，と
なる、ただし、ｒｓ４はトランジスタＱ４の飽和電流で
ある。一方、トランジスタＱ４が非飽和状態では、全電
流はぼぼ抵抗Ｒ１で決まる。トランジスタＱ４の電位降
下を無視すると、ｖＢ＝ｖＡとなり、トランジスタＱ３
のゲート・ソース間の電位差は大きくなり、トランジス
タＱ３のゲートが絶縁破壊を生じる危険性がある。
ランジスタＱ４が飽和状態では、ｖＢ＝Ｉｓ４ＸＲ，と
なる、ただし、ｒｓ４はトランジスタＱ４の飽和電流で
ある。一方、トランジスタＱ４が非飽和状態では、全電
流はぼぼ抵抗Ｒ１で決まる。トランジスタＱ４の電位降
下を無視すると、ｖＢ＝ｖＡとなり、トランジスタＱ３
のゲート・ソース間の電位差は大きくなり、トランジス
タＱ３のゲートが絶縁破壊を生じる危険性がある。
従って、ＶＢの電位を低減するため、第４図においては
、トランジスタＱ４のドレイン側とＢ点の間に抵抗Ｒ２
を挿入した。この場合、トランジスタＱ３のゲート・ソ
ース間電位差は約（Ｒ’ｌ／（Ｒ１＋Ｒ２））・ｖｃｃ
ｌで与えられるから、この値をゲート絶縁膜耐圧以下と
すればよい。
、トランジスタＱ４のドレイン側とＢ点の間に抵抗Ｒ２
を挿入した。この場合、トランジスタＱ３のゲート・ソ
ース間電位差は約（Ｒ’ｌ／（Ｒ１＋Ｒ２））・ｖｃｃ
ｌで与えられるから、この値をゲート絶縁膜耐圧以下と
すればよい。
第５図は１本発明の第５の実施例を示すプッシュプル出
力回路の構成図である。
力回路の構成図である。
第５図の回路の動作原理は第１の実施例と同様である。
ただし、第５図では、トランジスタＱ４のゲートは抵抗
Ｒ４を介して電源Ｖｃｃ２に接続されている。従フて、
電源Ｖｃｃ２に発生するスパイク電圧によってＱ４のゲ
ートが破壊されることを防止できる。さらに、トランジ
スタＱ４のソースに抵抗Ｒ３を挿入することにより、ト
ランジスタＱ４が低電流で飽和することに特質がある。
Ｒ４を介して電源Ｖｃｃ２に接続されている。従フて、
電源Ｖｃｃ２に発生するスパイク電圧によってＱ４のゲ
ートが破壊されることを防止できる。さらに、トランジ
スタＱ４のソースに抵抗Ｒ３を挿入することにより、ト
ランジスタＱ４が低電流で飽和することに特質がある。
従って、第５＠の回路では、トランジスタＱ４としてト
ランジスタＱ２と同一サイズの素子を用いても低電流動
作が可能となり、集積化に適していることになる。
ランジスタＱ２と同一サイズの素子を用いても低電流動
作が可能となり、集積化に適していることになる。
第７図は、第１図の回路を集積回路に実現した場合の平
面図である６ 第７図において、１はｐ型半導体基板、２はｐ型分離拡
散領域であり、Ｑ１〜ＱＢは第１図のトランジスタＱ１
〜Ｑｅに対応している。
面図である６ 第７図において、１はｐ型半導体基板、２はｐ型分離拡
散領域であり、Ｑ１〜ＱＢは第１図のトランジスタＱ１
〜Ｑｅに対応している。
第８図は、第７図のＡ−Ａ’で切断した断面構造園であ
る。第８図ではトランジスタＱｓ ＋ Ｑ４＋ダイオー
ドＤ１の断面を示している。
る。第８図ではトランジスタＱｓ ＋ Ｑ４＋ダイオー
ドＤ１の断面を示している。
製法を述べると、ｐ型半導体基板１にｎ型層５を形成し
ておき、更にｎ型エピタキシャル層４を１５μｍ成長す
る。その後１通常の集積回路等で使用されている方法に
より、Ｐ型分離拡散層２゜ｎ型高濃度拡散層を形成する
。トランジスタＱ５＋Ｑ４は、各々ポリシリコンゲート
６．７を用いたものである。特に、トランジスタＱ４は
、ｐ型層８と、ｎ型層９の２重拡散構造を用いている。
ておき、更にｎ型エピタキシャル層４を１５μｍ成長す
る。その後１通常の集積回路等で使用されている方法に
より、Ｐ型分離拡散層２゜ｎ型高濃度拡散層を形成する
。トランジスタＱ５＋Ｑ４は、各々ポリシリコンゲート
６．７を用いたものである。特に、トランジスタＱ４は
、ｐ型層８と、ｎ型層９の２重拡散構造を用いている。
１０は、ダイオードＤ１を形成するためのＰ型層であり
、６μｍの深さに形成されている。
、６μｍの深さに形成されている。
以上述べたように、本発明によれば、出力端子が低レベ
ルのときは、プルアップ素子を駆動するための駆動電流
は不要となるため低消費電力化が可能となり、また、出
力端子が高レベルのときのみ、プルアンプ素子の駆動電
流を大きくできるため、高速化も可能となる。従って、
本発明を、出力端子が低レベルで使うことが多い用途に
適用すれば、高速動作、低ａ’ｌ費電力で使用すること
ができる。
ルのときは、プルアップ素子を駆動するための駆動電流
は不要となるため低消費電力化が可能となり、また、出
力端子が高レベルのときのみ、プルアンプ素子の駆動電
流を大きくできるため、高速化も可能となる。従って、
本発明を、出力端子が低レベルで使うことが多い用途に
適用すれば、高速動作、低ａ’ｌ費電力で使用すること
ができる。
第１図、第２図、第３図、第４図、第５図はそれぞれ本
発明の第１から第５の実施例を示すプッシュプル出力回
路の楕成図、第６図は従来のプッシュプル出力回路の構
成図、第７図、第８図は第゛１図の回路の平面図および
断面図である。 Ｑ工 ニブルアップ回路を構成するＮチャネル素子、Ｑ
２ニブルダウン回路を構成するＮチャネル素子、Ｑ３：
駆動回路またはプルアップ回路を構成するＰチャネル素
子、Ｑ４ニブルアップ回路を駆動するＮチャネル素子、
Ｑ５ ：ＣＭＯＳを構成するＰチャネル素子、Ｑ、：Ｃ
ＭＯＳを構成するＮチャネル素子、Ｄｌ：ダイオード、
Ｒ１−Ｒ４：抵抗。 特許出願人 株式会社日立製作所 。 “ト、 ヨ 第 ５ 図 第６図
発明の第１から第５の実施例を示すプッシュプル出力回
路の楕成図、第６図は従来のプッシュプル出力回路の構
成図、第７図、第８図は第゛１図の回路の平面図および
断面図である。 Ｑ工 ニブルアップ回路を構成するＮチャネル素子、Ｑ
２ニブルダウン回路を構成するＮチャネル素子、Ｑ３：
駆動回路またはプルアップ回路を構成するＰチャネル素
子、Ｑ４ニブルアップ回路を駆動するＮチャネル素子、
Ｑ５ ：ＣＭＯＳを構成するＰチャネル素子、Ｑ、：Ｃ
ＭＯＳを構成するＮチャネル素子、Ｄｌ：ダイオード、
Ｒ１−Ｒ４：抵抗。 特許出願人 株式会社日立製作所 。 “ト、 ヨ 第 ５ 図 第６図
Claims (4)
- （１）第１の電源に接続され、プルアップ回路および出
力回路素子を構成する第１のＭＯＳＦＥＴと、プルダウ
ン回路を構成する第２のＭＯＳＦＥＴとを有するプッシ
ュプル出力回路において、プルダウン回路は第２の電源
に接続された相補型ＭＯＳＦＥＴにより駆動される第２
のＭＯＳＦＥＴにより構成され、プルアップ回路はゲー
トが直接にまたは抵抗等を介して第２電源に接続され、
ソースがプルダウン回路を構成する第２のＭＯＳＦＥＴ
のゲートに接続された第３のＭＯＳＦＥＴにより駆動さ
れることを特徴とするプッシュプル出力回路。 - （２）上記第３のＭＯＳＦＥＴは、プルアップ回路をＰ
ＮＰバイポーラトランジスタを介して駆動することを特
徴とする特許請求の範囲第１項記載のプッシュプル出力
回路。 - （３）上記第３のＭＯＳＦＥＴは、プルアップ回路のＰ
チャネルのＭＯＳＦＥＴを直接駆動することを特徴とす
る特許請求の範囲第１項記載のプッシュプル出力回路。 - （４）上記第３のＭＯＳＦＥＴは、そのドレイン側また
はソース側に、抵抗を介してそれぞれプルアップ回路お
よびプルダウン回路を接続することを特徴とする特許請
求の範囲第１項記載のプッシュプル出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172145A JPS6232722A (ja) | 1985-08-05 | 1985-08-05 | プツシユプル出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172145A JPS6232722A (ja) | 1985-08-05 | 1985-08-05 | プツシユプル出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232722A true JPS6232722A (ja) | 1987-02-12 |
Family
ID=15936393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172145A Pending JPS6232722A (ja) | 1985-08-05 | 1985-08-05 | プツシユプル出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232722A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264415A (ja) * | 1988-04-15 | 1989-10-20 | Toshiba Corp | インターフェース回路 |
| US6172532B1 (en) | 1994-04-20 | 2001-01-09 | Hitachi, Ltd. | Gate circuit and semiconductor circuit to process low amplitude signals, memory, processor and information processing system manufactured by use of them |
| US6586780B1 (en) | 1995-10-30 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for supplying output voltage according to high power supply voltage |
| JP2015126596A (ja) * | 2013-12-26 | 2015-07-06 | 三菱電機株式会社 | 高周波交流電源装置 |
| KR101698480B1 (ko) * | 2015-12-16 | 2017-01-20 | (주)빅텍 | 고속스위칭 회로 |
-
1985
- 1985-08-05 JP JP60172145A patent/JPS6232722A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264415A (ja) * | 1988-04-15 | 1989-10-20 | Toshiba Corp | インターフェース回路 |
| US6172532B1 (en) | 1994-04-20 | 2001-01-09 | Hitachi, Ltd. | Gate circuit and semiconductor circuit to process low amplitude signals, memory, processor and information processing system manufactured by use of them |
| US6462580B2 (en) | 1994-04-20 | 2002-10-08 | Hitachi, Ltd. | Gate circuit and semiconductor circuit to process low amplitude signals, memory, processor and information processing system manufactured by use of them |
| US6657459B2 (en) | 1994-04-20 | 2003-12-02 | Hitachi, Ltd. | Gate circuit and semiconductor circuit to process low amplitude signals, memory, processor and information processing system manufactured by use of them |
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| JP2015126596A (ja) * | 2013-12-26 | 2015-07-06 | 三菱電機株式会社 | 高周波交流電源装置 |
| KR101698480B1 (ko) * | 2015-12-16 | 2017-01-20 | (주)빅텍 | 고속스위칭 회로 |
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