JPS60200632A - 符号誤り検出回路 - Google Patents
符号誤り検出回路Info
- Publication number
- JPS60200632A JPS60200632A JP5763684A JP5763684A JPS60200632A JP S60200632 A JPS60200632 A JP S60200632A JP 5763684 A JP5763684 A JP 5763684A JP 5763684 A JP5763684 A JP 5763684A JP S60200632 A JPS60200632 A JP S60200632A
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- Japan
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- circuit
- serial
- data
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- parallel
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/241—Testing correct operation using pseudo-errors
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（８１発明の技術分野
本発明は符号誤り検出回路に係り、特にディジタル無線
装置に使用する符号誤り検出回路に関するものである。
装置に使用する符号誤り検出回路に関するものである。
（ｂｌ 従来技術と問題点
ディジタル無線回線は通常現用回線ｎに対して予備回線
ｌを持ち現用・回線の誤り率を常時監視し、誤り率が悪
化した回線は予備回線に切替える。
ｌを持ち現用・回線の誤り率を常時監視し、誤り率が悪
化した回線は予備回線に切替える。
この場合、変調方式に依ってデータ系列の数が異なり、
例えば４相位相変調の場合ば２系列のデータが必要とな
る。
例えば４相位相変調の場合ば２系列のデータが必要とな
る。
第１図は符号誤り検出回路の従来例を示す図で、第１図
＋ａｌは送信部を、第１図（ｂｌは受信部をそれぞれ示
す。第１図は２系列のデータが入出力されるので４相位
相変調の場合である。
＋ａｌは送信部を、第１図（ｂｌは受信部をそれぞれ示
す。第１図は２系列のデータが入出力されるので４相位
相変調の場合である。
図中、１は擬似ランダム符号発生器を、２及び５はｎビ
ット遅延回路を、６は比較回路を、３゜４及び７〜９は
端子をそれぞれ示す。
ット遅延回路を、６は比較回路を、３゜４及び７〜９は
端子をそれぞれ示す。
第１図＋ａ＋に示すブロック接続図の動作は次の様であ
る。
る。
擬似ランダム符号発生器１で発生した疑僚ランダム符号
を２つに分岐する。１部は直接に端子３より、残りの部
分はｎビット遅延回路２でｎビット遅延させられ端子４
より２系列のデータ即ちデータ１及びデータ２がそれぞ
れ出力される。
を２つに分岐する。１部は直接に端子３より、残りの部
分はｎビット遅延回路２でｎビット遅延させられ端子４
より２系列のデータ即ちデータ１及びデータ２がそれぞ
れ出力される。
第１図（ｂ）に示した受信部では端子７及び端子８に加
えられたデータ１及び２の間の遅延時間差を打ち消す様
にデータ１の回路にｎビット遅延回路５を挿入する。そ
ｑで、ｎビット遅延回路を通ったデータ１はデータ２と
同相になる。
えられたデータ１及び２の間の遅延時間差を打ち消す様
にデータ１の回路にｎビット遅延回路５を挿入する。そ
ｑで、ｎビット遅延回路を通ったデータ１はデータ２と
同相になる。
同相になったデータ１及び２は比較器６で比較され誤り
が検定される。
が検定される。
この符号誤り検出回路を１系列のデータ伝送路に適用す
る場合、送信側では出力される２系列データを１系列デ
ータに変換する並列／直列変換回路（図示せず）と、受
信側では人力した１系列データを２系列データに変換す
る直列／並列変換回路（図示せず）を必要とするが、後
述の様に直列／並列変換回路で行われるクロックの振り
分けが常に送信側の並列／直列変換回路と同じ振分けに
なるとは限らないので出力が送信側データと必ずしも一
致しないと云う問題があった。
る場合、送信側では出力される２系列データを１系列デ
ータに変換する並列／直列変換回路（図示せず）と、受
信側では人力した１系列データを２系列データに変換す
る直列／並列変換回路（図示せず）を必要とするが、後
述の様に直列／並列変換回路で行われるクロックの振り
分けが常に送信側の並列／直列変換回路と同じ振分けに
なるとは限らないので出力が送信側データと必ずしも一
致しないと云う問題があった。
ｔｅｌ 発明の目的
本発明は上記従来技術の問題に鑑みなされたものであっ
て、■系列データの伝送路でも容品に測定可能な符号誤
り検出回路を提供する事を目的としている。
て、■系列データの伝送路でも容品に測定可能な符号誤
り検出回路を提供する事を目的としている。
ｆｄ＋ 発明の構成
上記発明の目的は送信部は擬似ランダム符号発生器の出
力を直接に、残りの部分は遅延回路を通してそれぞれ並
列／直列変換回路に加えて直列符号を発生ずる直列符号
発生手段から構成され、受信部は該直列符号発生手段の
出力を並列符号に変換する直列／並列変換回路と、該直
列／並列変換回路のそれぞれの出力側に設けた遅延回路
により遅延させた該直列／並列変換回路の出力部分と、
該遅延回路を通らない該直列並列変換回路の出力部分と
をそれぞれ比較する遅延・比較手段と、該遅延・比較手
段の出力のうち誤りのない方の出力を選択して出力する
選択処理回路とから構成された事を特徴とする符号誤り
検出回路を提供する事により達成される。
力を直接に、残りの部分は遅延回路を通してそれぞれ並
列／直列変換回路に加えて直列符号を発生ずる直列符号
発生手段から構成され、受信部は該直列符号発生手段の
出力を並列符号に変換する直列／並列変換回路と、該直
列／並列変換回路のそれぞれの出力側に設けた遅延回路
により遅延させた該直列／並列変換回路の出力部分と、
該遅延回路を通らない該直列並列変換回路の出力部分と
をそれぞれ比較する遅延・比較手段と、該遅延・比較手
段の出力のうち誤りのない方の出力を選択して出力する
選択処理回路とから構成された事を特徴とする符号誤り
検出回路を提供する事により達成される。
（ｅｌ 発明の実施例
第２図は本発明の一実施例のブロック接続図で、第２図
（ａｌは送信部を第２図（ｂｌは受信部をそれぞれ示す
。
（ａｌは送信部を第２図（ｂｌは受信部をそれぞれ示す
。
図中、■は擬似ランダム符号発生器を、２はｎビット遅
延回路を、１０はＡ分周器を、１１はクロック発生器を
、１２は並列／直列変換回路を、１５は直列符号発生手
段を、２０は直列／並列変換回路を、２１はｎビ、Ｉ−
遅延回路を、２２は（ｎ −１）ビット遅延回路を、２
３及び２４は比較回路を、２５は選択処理回路を、２６
は遅延・比較手段を、１３．１４及び２７〜２９は端子
をそれぞれ示す。
延回路を、１０はＡ分周器を、１１はクロック発生器を
、１２は並列／直列変換回路を、１５は直列符号発生手
段を、２０は直列／並列変換回路を、２１はｎビ、Ｉ−
遅延回路を、２２は（ｎ −１）ビット遅延回路を、２
３及び２４は比較回路を、２５は選択処理回路を、２６
は遅延・比較手段を、１３．１４及び２７〜２９は端子
をそれぞれ示す。
第３図は第２図の動作を説明する為のタイムチャートで
、左側の数字は第２図の同じ数字の部分の波形を示す。
、左側の数字は第２図の同じ数字の部分の波形を示す。
そこで、第３図を参照しながら第２図の動作を説明する
。
。
先ず、第２図ｔａ＋の動作は次の様である。
クロック発生器１１の出力は２分割され１部は端子１４
に、残りの部分はＡ分周器１０で２分周された後、擬似
ランダム符号発生器１に加えられる。
に、残りの部分はＡ分周器１０で２分周された後、擬似
ランダム符号発生器１に加えられる。
そこで、このクロックで駆動されたｍ僚うンダム符号が
符号発生器１より出力される。
符号発生器１より出力される。
出力された擬）以ランダム符号は２分割され１部はその
まま、残りの部分はｎビット遅延回路２を通ってそれぞ
れ並列／直列変換回路１２で直列符号に変換されて端子
１３よりクロックと共に外部に送出される（第３図−■
及び■参照）。
まま、残りの部分はｎビット遅延回路２を通ってそれぞ
れ並列／直列変換回路１２で直列符号に変換されて端子
１３よりクロックと共に外部に送出される（第３図−■
及び■参照）。
第２図（ｂｌの受信部ではデータ及びクロックが端子２
７及び２８を介して直列／並列変換回路２０に加えられ
る（第３図−■及び■参照）。
７及び２８を介して直列／並列変換回路２０に加えられ
る（第３図−■及び■参照）。
この直列／並列変換回路２０でクロックが振分けられ第
３図゛−■及び■に示す様に２系列になる。
３図゛−■及び■に示す様に２系列になる。
次に、受信された直列データは第３図−■及び■に示す
クロックの立上りを用いてデータａ及びデータｂの並列
データに変換される（第３図−〇及び■参照）。
クロックの立上りを用いてデータａ及びデータｂの並列
データに変換される（第３図−〇及び■参照）。
このデータは互いに４ビツトずれているので第３図−■
に示したクロックの立下りを用いて揃えると第３図−■
及び■に示す様に１ビットシフトした並列データが、又
は第３図−■に示したクロックの立下りを用いると第３
図−〇及び［相］に示す様な同相の並列データが直列／
並列変換回路２０の出力側に得られる。
に示したクロックの立下りを用いて揃えると第３図−■
及び■に示す様に１ビットシフトした並列データが、又
は第３図−■に示したクロックの立下りを用いると第３
図−〇及び［相］に示す様な同相の並列データが直列／
並列変換回路２０の出力側に得られる。
例えば、第３図−■及び［相］に示す様に送信部と一致
したデータが直列／並列変換回路２０から得られた時は
比較回路２０の出力側には誤りパルスが無いのでＯが、
比較器２４の出力側には誤り率約２の誤りパルスが得ら
れる。
したデータが直列／並列変換回路２０から得られた時は
比較回路２０の出力側には誤りパルスが無いのでＯが、
比較器２４の出力側には誤り率約２の誤りパルスが得ら
れる。
一方、第３図＝■及び■に示ず様な場合は遅延回路２２
により比較回路２３と２４の誤りパルスの出がたが前吉
逆になる。
により比較回路２３と２４の誤りパルスの出がたが前吉
逆になる。
選択処理回路２５は比較回路２３及び２４からの出力を
比較して誤りパルスのない方を出力する。
比較して誤りパルスのない方を出力する。
ｆｆｌ 発明の詳細
な説明した様に本発明によれば、比較されるパターンと
比較するパターンの２つを受信側に送って誤り率の検定
をするので、どの様なパターンでも使用する事ができる
。
比較するパターンの２つを受信側に送って誤り率の検定
をするので、どの様なパターンでも使用する事ができる
。
又、本発明の回路には負帰還回路がないので素子の限界
迄高速処理可能である。
迄高速処理可能である。
第１図は符号誤り検出回路の従来例を示す図を、第２図
は本発明の一例を示すブロック接続図を、第３図は第２
図の動作を説明する為のタイムチャートをそれぞれ示す
。 図中、１は擬似ランダム符号発生器を、２及び２１はｎ
ビット遅延回路を、１０は２分周器を、１１はクロック
発生器を、１２は並列／直列変換回路を、１５は直列符
号発生手段を、２０は直列／並列変換回路を、２２はｎ
−１ビツト遅延回路を、２３及び２４は比較回路を、２
５は選択処理回路を、２６は遅延・比較手段を、１３．
１４及び２７〜２９は端子をそれぞれ示す。
は本発明の一例を示すブロック接続図を、第３図は第２
図の動作を説明する為のタイムチャートをそれぞれ示す
。 図中、１は擬似ランダム符号発生器を、２及び２１はｎ
ビット遅延回路を、１０は２分周器を、１１はクロック
発生器を、１２は並列／直列変換回路を、１５は直列符
号発生手段を、２０は直列／並列変換回路を、２２はｎ
−１ビツト遅延回路を、２３及び２４は比較回路を、２
５は選択処理回路を、２６は遅延・比較手段を、１３．
１４及び２７〜２９は端子をそれぞれ示す。
Claims (1)
- 送信部は擬似ランダム符号発生器の出力の一部を直接に
、残りの部分は遅延回路を通ってそれぞれ並列／直列変
換回路に加えて直列符号を発生ずる直列符号発生手段か
ら構成され、受信部は該直列符号発生手段の出力を並列
符号に変換する直列／並列変換回路と、該直列／並列変
換回路のそれぞれの出力側に設けた遅延回路により遅延
させた該直列／並列変換回路の出力部分と、該遅延回路
を通らない該直列／並列変換回路の出力部分とをそれぞ
れ比較する遅延・比較手段と、該遅延・比較手段の出力
のうち誤りのない方の出力を選択して出力する選択処理
回路とから構成された事を特徴とする符号誤り検出回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5763684A JPS60200632A (ja) | 1984-03-26 | 1984-03-26 | 符号誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5763684A JPS60200632A (ja) | 1984-03-26 | 1984-03-26 | 符号誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200632A true JPS60200632A (ja) | 1985-10-11 |
Family
ID=13061373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5763684A Pending JPS60200632A (ja) | 1984-03-26 | 1984-03-26 | 符号誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013019830A (ja) * | 2011-07-13 | 2013-01-31 | Kawasaki Microelectronics Inc | 半導体集積回路および半導体集積回路のテスト方法 |
-
1984
- 1984-03-26 JP JP5763684A patent/JPS60200632A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013019830A (ja) * | 2011-07-13 | 2013-01-31 | Kawasaki Microelectronics Inc | 半導体集積回路および半導体集積回路のテスト方法 |
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