JPS6020098U - 出力回路 - Google Patents

出力回路

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JPS6020098U
JPS6020098U JP10970283U JP10970283U JPS6020098U JP S6020098 U JPS6020098 U JP S6020098U JP 10970283 U JP10970283 U JP 10970283U JP 10970283 U JP10970283 U JP 10970283U JP S6020098 U JPS6020098 U JP S6020098U
Authority
JP
Japan
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output
delay
output circuit
circuit
wiring
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Pending
Application number
JP10970283U
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English (en)
Inventor
池邊　正純
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP10970283U priority Critical patent/JPS6020098U/ja
Publication of JPS6020098U publication Critical patent/JPS6020098U/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来の出力回路図、第２図は本考案の出力回路
図、第３図は本考案の一実施例の集積回路パターンの概
略図である。 １・・・・・・出力論理回路ブロック、２・・・・・・
出力トラ１　ンジスタブロック、３・・・・・・遅延回
路ブロック、４・・・・・・１．　２．　３の間の可変
接続部、５．　６．　７゜８・・・・・・４の接続設定
用コンタクト、９・・・・・・出力論理回路よりの出力
配線、１０・・・・・・出力”トランジスタへの入力配
線、１１・・・・・・出力トランジスタのゲート部、１
２・・・・・・遅延の無視できる配線、１３・・・・・
・遅延のあるもしくは遅延回路を含んだ配線。

Claims (1)

    【実用新案登録請求の範囲】
  1. 出力トランジスタの入力と前段の出力論理回路の出力と
    を遅延の無視できる配線で接続するか、遅延のあるもし
    くは遅延回路を含んだ配線で接続するかをコードマスク
    により設定可能としたことを特徴とする出力回路。
JP10970283U 1983-07-15 1983-07-15 出力回路 Pending JPS6020098U (ja)

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JP10970283U JPS6020098U (ja) 1983-07-15 1983-07-15 出力回路

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JP10970283U JPS6020098U (ja) 1983-07-15 1983-07-15 出力回路

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JPS6020098U true JPS6020098U (ja) 1985-02-12

Family

ID=30255439

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JP10970283U Pending JPS6020098U (ja) 1983-07-15 1983-07-15 出力回路

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