JPS60201600A - Ｍｏｓ型半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はＭＯＳメモリの出力バッフ７などに適用される
ＭＯ８型半導体集積回路に関するものである。

〔背景技術〕・ 本発明者は不揮発性メモ！Ｊ　（ＲＯＭ、ＥＦＲＯＭな
ど）などのＭＯＳメモリＩＣについて種々開発してきた
。

第１図には、本出願に先だって、本発明者が考えたλ４
０ＳメモリＩ　Ｃの主要部の回路ブロック図が示されて
いる。即ち第１図においては、１はメモリセルアレー、
２はセンスアンプ、３は出力ドライバ、４は出力バッフ
ァであって、この出力バッ７ア４には出力ドライバ３か
ら論理“ｌ”（Ｈレベル）、論理“０”（Ｌレベル）の
出力が供給されるよう構成されている。出力バッファ４
において、Ｔ。

〜Ｔ、はエンハンスメント形ｎチャンネルＭＯＳトラン
ジスタであって、ＭＯＳ）ランジスタＴ。

のしきい値電圧Ｖｔｈ＋はたとえば−０，ＩＶ、ＭＯＳ
トランジスタＴ２〜Ｔ４の各しきい値電圧Ｖｔｈ２〜Ｖ
ｔｈ４は同じでたとえば＋０．３Ｖである。なおＶＣＣ
は＋５ｖである。

ここで、ＭＯＳトランジスタＴ、、Ｔ、のゲート電極に
は出力ドライバ３の出方が供給されるよう構成されてい
る。電源十ＶＣＣと接地間にＭＯＳトランジスタＴ、と
Ｔ、のソース’ａｒｔ、ドレイン電極が図示の如く直列
接続されている。ＭＯ８ｌ・ランジスタＴ、のソース電
極とＭｏｓトランジスタＴ２のドレイン電極との接続点
は１’ＶＯ８）ランシスタＴ、　ノ’ｌ　−）電極に接
続されている。またＭＯＳ）ランジスタＴ、のゲート電
極はＭＯＳトランジスタＴ３のゲート電極に接続されて
おり、このＭＯＳ）ランジスタＴ３とＭＯＳ）ランジス
タＴ４のソース電極、ドレイン電極側が直列接続された
ものが電源十Ｖｃｃ　と接地間に接続されている。そし
てλ４０８　）ランジスタＴ、のソース電極゛とＭＯＳ
トランジスタＴ、のドレイン電極との接続点より出力端
子（出方ピン）５が取り出されている。

このように構成されたＭＯＳメモリＩＣの出力バッファ
４においては、“１”読み出し７時（Ｈレベル時）や０
″読み出し時（Ｌレベル時）ＦＣ使用者（顧客）側が間
違って出力端子５を使用したりすることがある。このた
め“】”読み出し時に出力端子５を誤って図示点線で示
す如く接地側と短絡させたりすると、図示の如く数十ｍ
Ａもの大電流Ｉがオン状態にあるＭＯＳ）ランジスタＴ
３に定常的に流れ、このＭｏｓトランジスタＴ、が破壊
してしまうし、また“０″読み出し時に出方端子５を電
源＋ＶＣＣ側に短絡させた場合にもオン状態にあるＭＯ
Ｓ）ランジスタＴ４が同様に破壊してしまうという問題
が生ずることが本発明者によってあきらかにされた。

〔発明の目的〕

本発明の目的は出方端子がＨレベルあるいはＬレベルに
ある時に、誤使用により出力端子を夫々Ｌレベルあるい
はＨレベルの電源側に短絡させてしまった場合には、こ
れを直ちに検出しオン状態にあるＭＯＳ　）ランジスタ
をオフさせて、出力をフローティング（ｆｌｏａｔｉｎ
ｇ）状態にして、前記ＭＯ３）ランジスタに定常的に大
電流が流れるのを明止１−１前記ＭＯ８）ランジスタが
破壊されるのを防止でき、信頼性の向上を図るようにし
たＭＯＳ型半導体集積回路を捉供することにある。

本発明の前記ならびＫそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、出力電極側が直列接続された２つのＭＯＳト
ランジスタを有し、このＭＯＳ）ランジスタの直列体を
２つの異なる電源間に接続し、前記２つのＭＯＳ）ジン
ジスタの各入力電極には一方がオンし他方がオフすべく
制御信号が供給され、前記２つのＭＯＳ）ランジスタの
出力電極側接続点より出力端子を取り出すようにしたＭ
　ＯＳ型半導体集積回路において、前記出力端子が反対
レベルにある前記一方の電源に短絡したことを検出し、
この検出出力にもとづいて前記２つのＭＯＳ）ランジス
タのうちオン状態にあるＮ０８）ランジスタをオフせし
める検出保護回路を設けること罠より、出力端子がＨレ
ベルあるいはＬレベルにある時に誤使用により出力端子
を夫々反対レベルであるＬレベルあるいはＨレベルの電
源側に短絡させてしまった場合には、これを直ちに検出
し、オン状態にあるＭＯＳトランジスタをオンさせて、
出力をフローティング状態にして、前記ＭＯ８）ランジ
スタに定常的に大電流が流れるのを阻止し前記ＭＯ８）
ランジスタの破壊を防止し、信頼性の向上を達成するも
のである。

〔実施例１〕 第２図は本発明の一実施例を示し、特に本発明をＭＯＳ
メモリＩＣに適用した場合を示している。

同図において第１図と同じものあるいは同じ機能を有す
るものには同符号を用（１ている。

同図において、６は“１”読み出し時に出力端子５がそ
れと反対レベルにある接地側と短絡したことを検出し、
この検出出力にもとづいてオン状態にあるＭＯＳ）ラン
ジスタＴ３をオフせしめ、出力をフローティング状態に
する検出保護回路であって、この検出保護回路６はＭＯ
ＳトランジスタＴ、〜Ｔ、２から構成されている。そし
てＭＯＳトランジスタＴ、、Ｔ、はｎチャンネルエンノ
１ンスメント形で、そのしきい値電圧ｖｔｈ５　、Ｖｔ
ｈａは同じでたとえば一〇、ＩＶである。なおＭＯＳ）
ランジスタＴ５は逆流防止用である。またＭＯＳトラン
ジスタＴ？　、ＴＯＴｌｌ　−ＴＯ２はｎチャンネルエ
ンハンスメント形で、そのしきい値１ｉＥ圧Ｖｔｈ？。

■ｔｈ０．■ｔｈ１□、ｖｔｈ１２　は同じテタトえば
十〇、３Ｖである。またＭＯＳ）ランジスタ’ｒ６．’
ｒｈ。

はｎチャンネルディプレッション形である。またＭＯＳ
）ランジスタＴ９とＴＩｏはインバータを構成している
。

ＭＯＳ）ランジスタＴ３のゲート電極はＭＯＳトランジ
スタＴ、のゲート電極とドレイン電極の共通接続点に接
続され、ＭＯＳ）ランジスタＴ。

のソース電極はＭＯＳ）ランジスタＴ６のソース電極と
ゲート電極の共通接続点およびｋｌＯ３）ランジスタＴ
７のゲート電極に接続されている。またＭＯＳトランジ
スタＴ、のドレイン！Ｔｈは電源＋■ｃｃ（＋５■）Ｋ
接続されている。ＭＯＳトランジスタＴ７のソース電極
は出力端子５に接続されており、かつドレイン電極はＭ
ＯＳ）ランジスタＴ８のソース電極およびＭＯＳ）ラン
ジスタＴ。

のゲート電極に接続されている。なおλ４０Ｓトランジ
スタＴ、のゲート、ドレイン電極は共通接続され電源＋
Ｖｃｃ（＋５Ｖ）に接続されている。またＭＯＳ）ラン
ジスタＴ、のソース電極は接地され、かつドレイン電極
はＭＯＳ）ランジスタＴ、。

のゲート、ソース電極の共通接続点、ＭＯＳ）ランジス
タＴｌｌのゲー）［極およびＭＯＳ）ランジスタＴＩ２
のドレイン電極に夫々接続されている。

ＭＯＳトランジスタＴ、。のドレイン電極は電源子ＶＣ
Ｃに接続されている。またＭＯＳトランジスタＴＩ、の
ドレイン電極はＭＯＳ）ランジスタＴ。

のゲートを極に接続され、かつソース電極は接地されて
いる。またＭＯＳトランジスタＴ　Ｉ　２のゲート電極
はＭＯＳ）ランジスタＴ４のゲート電極に接続され、か
つソース電極は接地されていイ）。

以上のように構成されたＭＯＳ型半導体集積回路におけ
る要部動作について下表を参照しながら以下説明する。

表 通常の“０”読み出し時（出力Ｌレベル時）は、センス
アンプ２の出力にもとづく出力ドライノく３の出力によ
りａ点の電位はＬレベル、ｂ点の電位はＨレベルにある
。従って、ＭＯＳ）ランジスタＴ３．Ｔ４は夫々オフ状
態、オン状態にある。よって出力端子５はＬレベルにあ
る。このときａ点がＬレベルのためＴ、ばカットオフで
あるがＣ点はＭＯＳ）ランジスタＴ、によりＨレベルで
あり、Ｃ点は常に１■レベルにある。ｄ点はＭＯＳ）ラ
ンジスタＴ７のオンによりＬレベル、ｅ点はＭＯＳトラ
ンジスタＴ、２のオンによりＬレベルである。

このためＭＯＳ）ランジスタ’Ｉ’１１はオフ状態にあ
り、検出保護回路６は出カバ・ンフ７４に対して何ら動
作を及ぼさない。

また通常の“１”読み出し時（出力Ｈレベル時）は、セ
ンスアンプ２の出力にもとづく出力ドライバ３の出力に
よりａ点はＨレベル、ｂ点はＬレベルになるから、λ４
０ＳトランジスタＴ３はオン状態になり、λ１０Ｓトラ
ンジスタ’ｒ４１　’ｒｔｔはオフ状態になる。よって
出力端子５はＨレベルになる。

このとき、ａ点はＨレベルのため、ＭＯＳ）ランジスタ
Ｔ、がオンする。０点はＨレベルでＭＯＳトランジスタ
Ｔ、がオン状態にあるが出力端子５がＨレベルになるた
めｄ点はＨレベルとなる。そしてＭＯＳトランジスタＴ
、がオンし、ｅ点はＬレベルのままである。従ってＭＯ
Ｓ）ランジスタＴ１１はオフ状態であるので、“０”読
み出し時の場合と同様に、検出保護回路６は出カバ、フ
ァ４の動作に対して何ら影響を及ぼさない。

ところが、使用者（顧客）が不注意などにより間違って
出力端−ｆ５を“］”読み出し時（出力Ｈレベル時）Ｋ
第１図で説明したように反対レベルにある接地側（Ｌレ
ベル側）と短絡させた場合には、直ちに検出保護回路６
により表に示したような動作が行なわれる。すなわちＭ
ＯＳトランジスタＴ、がオンにあるためｄ点がＨレベル
からＬレベルとなり、ＭＯＳトランジスタＴ、がオフし
、ｅ点はＬレベルからＨレベルに変わる。そしてＭＯＳ
トランジスタＴ７．はオンし、ａ点はＨレベルからＬレ
ベルに変わり、ＭＯＳトランジスタＴ。

がオンする。そして第１図で示した如く大電流■がＭＯ
Ｓ）ランジスタＴ、に流れるのを阻止する。

よって短絡によりＬレベルとなった出力端子５は７０−
ティング状態となる。このような検出保護回路６の動作
が直ちに行なわれるので、従来第１図で説明した如く出
力段のＭＯＳ　）ランジスタＴ。

に定常的に大電流が流れることによりＭＯＳ）ランジス
タＴ３が破壊するのを防止でき、回路の信頼性を向上さ
せることができる。使用者は安心して使用することがで
きることになる。

なお、従来第１図に示す如く出方端子が１″読み出し時
に反対レベルの接地側と短絡した場合にオン状態にある
ＭＯＳ）ランジスタＴ３が大電流により破壊するのを防
止するため、本願の如く検出保護回路６を設けずにＭｏ
ｓトランジスタＴ３の容量を大きくすることが考えられ
るが、’ＭＯＳトランジスタＴ３の容量を大きくすると
、他の素子の容量も同様に大きくせねばならずチップが
大きなものとなる。これに対して本発明では実施例第２
図の如く、第１図の出力バッファ４の素子容量を大きく
せずに出力バッファ４に検出保護回路６を付加した方が
チップとして大きなものにならなくてすみ、コスト安に
できる。

〔実施例２〕 第３図は本発明の他の実施例を示し、特に本発明をＭＯ
ＳメモＩＪ　Ｉ　Ｃに適用した場合を示している。同図
において第１図と同じものあるいは同じ機能を有するも
σ）には同符号を用いている。

同図において、７は０”′読み出し時（出力Ｌレベル時
）に出力端子５がそれと反対レベルにある電源子ＶＣＣ
と短絡したことを検出し、この検出出力にもとづいてオ
ン状態にあるλ４０ＳトランジスタＴ４をオフせしめ出
力を７０−ティング状態にする検出保護回路であって、
この検出保護回路７はＭＯＳ）ランジスタＴ１３〜ＴＩ
８から構成されている。そしてＭＯＳトランジスタＴＩ
３〜Ｔ８．。

Ｔ＋、＋　Ｔａｐ　ハｎチャンネルエンハンスメント形
で、ＭＯＳトランジスタＴ、３．　Ｔ、、　、　Ｔ、、
　、　Ｔ、８のしきい値電圧Ｖ１ｈ１ａ　Ｉ　Ｖｔｈｏ
；　Ｉ　Ｖｔｈｘ７１　Ｖｔ）ＩＨ＋・は同じでたとえ
ば＋〇、３■であり、ＭＯＳ）ランジスタＴＩ４のしき
い値電圧Ｖｔｈｔ４はたとえば一〇′１■である。Ｍｏ
ｓトランジスタＴＩ６はｎチャンネルディプレッション
形で、ＭＯＳ）ランジスタ】５と１６はインバータを構
成している。

ここで、λ（Ｏ５）ランジスタＴ、３のゲート電極は出
力端子５に接続されており、がっソース電極」まＭＯＳ
）ランジスタＴ、のゲート電極に接続されている。また
ＭＯｓトランジスタＴＩ３のドレイン電極はＭＯＳトラ
ンジスタＴＩ４のソース電極およびＭＯＳ）ランジスタ
Ｔ１．のゲート電極に接続されている。ＭＯＳ　）ラン
ジスタＴ、４のゲート電極とドレイン電極は接続され、
その共通接続的には電源＋Ｖｏｏ（＋５Ｖ）が接続され
ている。またＭＯＳ）ランジスタＴ８．のソースを核は
接地され、かつそのドレイン電極はＭＯＳ）ランジスタ
Ｔ、６のゲート電極とソース電極との接続点およびＭＯ
ＳトランジスタＴ、、　、　Ｔ、、の各ゲート電極に夫
々接続されている。なおＭＯＳ）ランジスタＴＩ６　ノ
ドレイン電極は電源子Ｖｃｃ（＋５Ｖ　）Ｋｍ続されて
いる。またＭＯＳ）ランジスタＴ１．のドレインを極は
ＭＯＳ）ランジスタＴ４のゲート電極に接続され、かつ
ソース電極は接地されている。またＭＯＳ）ランジスタ
Ｔ、８のドレイン電極はＭＯＳトランジスタＴ、のゲー
ト電極に接続され、かつソース電極は接地されている。

以上のように構成されたＭＯＳ型半導体集積回路におけ
る要部動体について以下簡単に説明する。

通常の“１”読み出し時（出力Ｈレベル時）は、センス
アンプ２の出力にもとづいて出力ドライバ３の出力によ
りａ点はＨレベル、ｂ点はＬレベルになるから、ＭＯＳ
トランジスタＴ、、Ｔ４は夫々オン状態、オフ状態にな
る。従って出力端子５はＨレベルとなりｆ点もＨレベル
であるからＭＯＳトランジスタＴＩ３はオン状態となり
、ｇ点はＨレベルとなる。そしてＭＯＳトランジスタＴ
１１がオン状態となり、ｈ点はＬレベルとなる。このた
めＭＯＳ）ランジスタＴｌ？　ｓ　Ｔ１８はオフ状態に
ある。よって検出保護回路７は出力バッファ４の動作に
対して何ら影響を及ぼさない。

また通常の“０”読み出し時（゛出力レベル時）には、
センスアンプ２の出力にもとづく出力ドライぶ３の出力
により、ａ点はＬレベル、ｂ点はＨレベルとなるから、
ＭＯＳ）ランジスタＴ８．Ｔ４は夫々オフ状態、オン状
態となる。従って出力端子５はＬレベルとなり、ｆ点も
ＬレベルとなるためＭＯＳ）ランジスタＴＩＢはオフ状
態となり、ｇ点はＭＯＳトランジスタＴ１４によりＨレ
ベルとなる。そしてＭＯＳ）ランジスタＴＩ５がオン状
態となり、ｈ点はＬレベルとなる。よってＭＯＳ）ラン
ジスタＴｌ？　＊　ＴｌＭはオフ状態で、検出保護回路
７は前述した“】”読み出し時と同様に出力バッファ４
の動作に対して何ら影響を及ぼさない。

ところが、使用者（顧客）が“Ｏ”読み出し時に不注意
などで間違って出力端子５を第１図で説明した如く反対
レベルにある電源子Ｖｏｏ　（Ｈレベル）側と短絡させ
てしまった場合には、直ちに検出保護回路７が動作し、
オン状態にあるＭＯＳトランジスタＴ４をオフせしめる
。すなわち、“Ｏ”読み出し時に出力端子５が短絡によ
りＨレベルとなると、ｆ点がＬレベルからＨレベルとな
り、ＭＯＳ）ランジスタＴ１３がオン状態となり、ｇ点
はＨレベルからＬレベルに変わり、ＭＯＳトランジスタ
Ｔｌ１１がオフ状態となる。従ってｈ点はＬレベルから
ＨレベルとなりＭＯＳトランジスタＴｌ？　＊　’ｒａ
ｇはオフからオン状態に変わり、ｂ点。

ｉ点はＬレベルとなる。このためＭＯＳ）ランジスタＴ
４はオフするので、出力端子５がＨレベル側の電源＋Ｖ
ＣＣに短絡したことによりＭＯＳ）ランジスタＴ４を通
して大電流（数十ｍＡ）が定常的に流れるのを直ちに阻
止することができる。

そして短絡によりＩ（レベルとなった出力端子を７０−
ティング状態にすることになる。このような検出保護回
路７の動作が直ちに行なわれるので、従来の如く出力段
のＭＯＳ）ランジスタＴ４が定常的に大電流が流れるこ
とによりＭＯＳ）ランジスタＴ４が破壊するのを防止で
き、回路の信頼性を向上させることができる。そして使
用者は安心して使用できることになる。

なお、この場合も実施例１で説明した同様に検出保護回
路７を付加した方が、従来の出力バッファ４の素子容量
を大きくするよりもチップが小さぐてすみ、コスト安に
できる。

〔実施例３〕 第４図は本発明の他の実施例を示し、特に本発明をＭＯ
ＳメモリＩＣに適用した場合を示している。同図におい
て第１図〜第３図と同じものあるいは同じ機能を有する
ものには同符号を用いて゛いる。

同図において、８は検出保護回路であって、この検出保
護回路８は“１”読み出し時に出力端子５が接地側（Ｌ
レベル側）と短絡した場合の第２図の検出保護回路６と
、“０”読み出し時に出力端子５が電源＋Ｖｃｃ（Ｈレ
ベル）側と短絡した場合の第３図の検出保護回路７とを
組み合せて構成されるものである。従ってこの検出保護
回路８は“１″読み出し時あるいは“０”読み出し時に
おいて出力端子５がその反対レベルの接地側あるいは電
源＋Ｖｃｃ側と短絡した場合でもこれを直ちに検出し、
この検出出力にもとづいてオン状態にあるＭＯＳ）ラン
ジスタＴ３あるいはＴ４をオフせしめ出力をフローティ
ング状態にさせるものである。そして検出保護回路８を
構成する検出保護回路６と７の構成は夫々は第２図と第
３図に示す通りである。

このように構成された第４図回路では、通常の“０″読
み出し時や°゛１″読み出し時において、検出保護回路
８すなわち検出保護回路６と７は前述したように出カバ
ソファ４の動作に対して何ら影響を及ぼさない。

ところが前述したように使用者が誤って“１”読み出し
時に出力端子（出力ビン）５を接地側と短絡させた場合
には、検出保護回路８すなわち検出保護回路６が動作し
、実施例１で既に説明した如＜ＭＯＳ）ランジスタＴ３
をオフさせるので、短絡による大電流によりＭＯＳ）ラ
ンジスタＴ。

が破壊するのを防止することができる。

また“０”読み出１一時に使用者が誤って出力端子５を
電源子ｖｃｃ　（Ｈレベル）に短絡させた場合にも検出
保護回路８、すなわち検出保護回路７が動作して、実施
例２で既に説明した如＜ＭＯＳトランジスタＴ４を゛オ
フし、短絡による大電流によ゛すＭＯＳ）ランジスタＴ
４が破壊するのを防止１゛ろことかできる。

そして回路の信頼性を一層向上させることができ、使用
者は一層安心して使用できる。

なお、第１図に示されている回路の問題点を解決するた
めに、検出保護回路８を設けた方が出力バッファ４など
の素子の容量を太き（するよりもチップの大きさが小さ
く丁み、コスト安にできる。

〔効果〕

出力端子がＨレベルあるいはＬレベルにあるときに、誤
使用により出力端子を夫々Ｌレベル側あるいはＨレベル
側の電源に短絡させてしまった場合には、検出保護回路
が直ちにこれを検出し、出力段のオン状態にあるＭＯＳ
）ランジスタをオフさせて、出力を７０−ティング状態
にして、前記ＭＯ８）ランジスタに定常的に大電流が流
れるのを阻止し、前記ＭＯ８，トランジスタが破壊され
るのを防止でき、従って信頼性の向上を図ることができ
ると共に使用者は安心してＭＯＳ型半導体集積回路を使
用できるなどきわめて大きな効果を奏するＯ 以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば本発明に係る、出力電極側が直列接続された２
つのＭＯＳ）ランジスタは実施例ではＭＯＳトランジス
タＴ１．Ｔ４の如くＮチャンネル構成であるが、Ｐチャ
ンネル構成でもよいし、Ｃ−ＭＯＳ構成でもよい。この
場合、必要に応じて検出保護回路６〜８の構成素子や前
段、後段の回路素子のチャンネル構成なども適宜変更さ
れることはいうまでもない。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である不揮発性メモリＩＣ
などのＭＯＳメモリＩＣの出力バッファに適用した場合
について説明したが、それに限定されるものではなく、
たとえばＭＯＳ型半導体集積回路全般の出力バッファな
どＭＯＳ型半導体集積回路一般に適用できる。

【図面の簡単な説明】

第１図は、本出願に先だって本発明者が考えた）Ｊ　Ｏ
ＳメモリＩＣの出力バッファの一例を示す回路図である
。 第２図〜第４図は本発明の各実施例を示す回路図である
。 ４・・・出力バッファ、５・・・出力端子、６〜８・・
・検出保護回路、Ｔ、〜Ｔｔｓ・・・ＭＯＳ）ランジス
タ、＋Ｖｃｃ　・・・電源・

Claims (1)

1. 【特許請求の範囲】 １、出力電極側が直列接続された２つのＭＯＳ）ランジ
   スタを有し、このＭＯＳ）ランジスタの直列体を２つの
   異なる電源間に接続し、前記２つのＭＯＳ）ランジスタ
   の各入力電極には一方がオンし他方がオフすべく制御信
   号が供給され、前記２つのＭＯＳ）ランジスタの出力電
   極側接続点より出力端子を取り出すようにしたＭＯ８型
   半導体集積回路において、前記出力端子が反対レベルに
   ある前記電源の一方に短絡したことを検出し、この検出
   出力にもとづいて前記２つのＭＯＳ）ランジスタのうち
   オン状態にあるＭＯＳ）ランジスタをオフせしめる検出
   保膜回路を備えたことを特徴とするＭＯ８型半導体集積
   回路。 ２、前記出力端子が前記電源の一方である接地側と短絡
   した場合に適用してなることを特徴とする特許請求の範
   囲第１項記載のＭＯ８型半導体集積回路。 ３、前記出力端子が前記電源の一方である接地側と対を
   なす他方の電源側と短絡した場合に適用してなることを
   特徴とする特許請求の範囲第１項記載のＭＯ８型半導体
   集積回路。