JPH0743399B2 - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH0743399B2 JPH0743399B2 JP2215429A JP21542990A JPH0743399B2 JP H0743399 B2 JPH0743399 B2 JP H0743399B2 JP 2215429 A JP2215429 A JP 2215429A JP 21542990 A JP21542990 A JP 21542990A JP H0743399 B2 JPH0743399 B2 JP H0743399B2
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- transistors
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Tests Of Electronic Circuits (AREA)
- Microcomputers (AREA)
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Description
【発明の詳細な説明】 〔発明の概要〕 半導体回路、特に半導体装置の試験モード用入力検出回
路に関し、 入力端子に電源電圧より高い電圧を加えるとき確実に試
験モード用信号を出力し、電源電圧を加えた程度では誤
動作せず、リーク電流を流すこともない回路を提供する
ことを目的とし、 トランジスタの閾値をVth、個数をｎとして、nVthを生
じるトランジスタ群と負荷素子を直列にして電源と入力
端子との間に接続し、その直列接続点を出力端（N1）と
してなる第１の回路と、該出力端の出力をゲートに受け
るトランジスタと、電源電圧をゲートに受けるトランジ
スタとを直列にして電源とグランド間に接続し、その直
列接続点を出力端としてなる第２の回路と、該第２の回
路の出力を受け、試験モード信号を出力するインバータ
とを備える構成とする。
路に関し、 入力端子に電源電圧より高い電圧を加えるとき確実に試
験モード用信号を出力し、電源電圧を加えた程度では誤
動作せず、リーク電流を流すこともない回路を提供する
ことを目的とし、 トランジスタの閾値をVth、個数をｎとして、nVthを生
じるトランジスタ群と負荷素子を直列にして電源と入力
端子との間に接続し、その直列接続点を出力端（N1）と
してなる第１の回路と、該出力端の出力をゲートに受け
るトランジスタと、電源電圧をゲートに受けるトランジ
スタとを直列にして電源とグランド間に接続し、その直
列接続点を出力端としてなる第２の回路と、該第２の回
路の出力を受け、試験モード信号を出力するインバータ
とを備える構成とする。
本発明は半導体回路、特に半導体装置の試験モード用入
力検出回路に関する。
力検出回路に関する。
半導体記憶装置などでは通常入力より電圧値が高い入力
を加えたときのみ反応する回路を用いることによって、
特殊な試験モードなどを起動させることが行なわれてい
る。
を加えたときのみ反応する回路を用いることによって、
特殊な試験モードなどを起動させることが行なわれてい
る。
従来の試験モード用入力検出回路の一例を第３図に示
す。T1〜Tnはゲートとドレインを短絡したｎチャネルエ
ンハンスメントのMOSトランジスタ、T11はゲートとソー
スを短絡したｎチャネルデプリーションのMOSトランジ
スタであり、これらｎ＋１個のトランジスタは直列にな
って端子10とグランドとの間に接続される。T12はデプ
リーション、T13はエンハンスメントの各ｎチャネルMOS
トランジスタで、これらは直列になって電源VCCとグラ
ンドとの間に接続され、インバータを構成する。トラン
ジスタT13のゲートはトランジスタTnとT11との接続点N1
へ接続され、トランジスタT12のゲートはソースへ接続
され、このソースが出力端▲▼になる。端子10は
半導体装置の通常の回路（当該試験では使用しない回路
など）への入力端子ともなるもので、この端子10に加え
る電圧VINが通常の電圧（電源電圧VCC以下）なら通常の
回路20が動作して試験用回路は動作せず、端子10に加え
る電圧VINが通常の電圧より高いとき試験用回路が動作
する。
す。T1〜Tnはゲートとドレインを短絡したｎチャネルエ
ンハンスメントのMOSトランジスタ、T11はゲートとソー
スを短絡したｎチャネルデプリーションのMOSトランジ
スタであり、これらｎ＋１個のトランジスタは直列にな
って端子10とグランドとの間に接続される。T12はデプ
リーション、T13はエンハンスメントの各ｎチャネルMOS
トランジスタで、これらは直列になって電源VCCとグラ
ンドとの間に接続され、インバータを構成する。トラン
ジスタT13のゲートはトランジスタTnとT11との接続点N1
へ接続され、トランジスタT12のゲートはソースへ接続
され、このソースが出力端▲▼になる。端子10は
半導体装置の通常の回路（当該試験では使用しない回路
など）への入力端子ともなるもので、この端子10に加え
る電圧VINが通常の電圧（電源電圧VCC以下）なら通常の
回路20が動作して試験用回路は動作せず、端子10に加え
る電圧VINが通常の電圧より高いとき試験用回路が動作
する。
即ちトランジスタT1〜Tnはその閾値電圧をVthとする
と、ｎ個直列であるから全体てnVthになり、これ以上の
電圧でないとオンしない。nVth＞VCCにしておくと条件
が満足され、端子10にVCC以下の通常電圧（信号）が印
加されるときはT1〜Tnはオフ、従ってノードN1の電位は
Ｌ（グランド）レベル、出力▲▼はＨレベルにな
る。これは非試験モードであり、本デバイスがメモリな
らリード／ライトモードをとる。端子10にVCCより高い
電圧（試験電圧）VTを加えるとT1〜Tnはオン、ノードN1
はVT−nVthになる。トランジスタT13はこれを受けてオ
ンになり、出力▲▼はＬになる。これは試験モー
ドを指示する。
と、ｎ個直列であるから全体てnVthになり、これ以上の
電圧でないとオンしない。nVth＞VCCにしておくと条件
が満足され、端子10にVCC以下の通常電圧（信号）が印
加されるときはT1〜Tnはオフ、従ってノードN1の電位は
Ｌ（グランド）レベル、出力▲▼はＨレベルにな
る。これは非試験モードであり、本デバイスがメモリな
らリード／ライトモードをとる。端子10にVCCより高い
電圧（試験電圧）VTを加えるとT1〜Tnはオン、ノードN1
はVT−nVthになる。トランジスタT13はこれを受けてオ
ンになり、出力▲▼はＬになる。これは試験モー
ドを指示する。
端子10に加える試験電圧VTはVCC＝5Vに対して10Vなどの
高電圧とするがnVthにバラつきがあるとVT−nVthも変わ
り、それが低すぎるとトランジスタT13はオンしないこ
とになる。これでは、▲▼＝Ｌにならず、試験モ
ードにすることができない。またnVthが低過ぎると、通
常モードで端子10にVCC（これも変動がある）を加えて
もT1〜Tnがオンになり、端子10からグランドへのパスが
できて、リーク電流が流れる恐れがある。
高電圧とするがnVthにバラつきがあるとVT−nVthも変わ
り、それが低すぎるとトランジスタT13はオンしないこ
とになる。これでは、▲▼＝Ｌにならず、試験モ
ードにすることができない。またnVthが低過ぎると、通
常モードで端子10にVCC（これも変動がある）を加えて
もT1〜Tnがオンになり、端子10からグランドへのパスが
できて、リーク電流が流れる恐れがある。
本発明はかゝる点を改善し、入力端子に電源電圧より高
い電圧を加えるとき確実に試験モード用信号を出力し、
電源電圧を加えた程度では誤動作せず、リーク電流を流
すこともない回路を提供することを目的とするものであ
る。
い電圧を加えるとき確実に試験モード用信号を出力し、
電源電圧を加えた程度では誤動作せず、リーク電流を流
すこともない回路を提供することを目的とするものであ
る。
第１図に示すように本発明ではトランジスタT11のゲー
ト、ソースを、第３図ではグランドへ接続していたもの
を、電源VCCへ接続する。また第３図のトランジスタ
T12,T13は第１図ではいずれもエンハンスメントのｎチ
ャネルMOSトランジスタT14,T15とし、T14のゲートをノ
ードN1へ、T15のゲートをVCCへ接続する。またこれらの
直列接続点N2の出力を試験モード信号▲▼とせ
ず、このノードN2の出力を受けるインバータINVの出力
を試験モード信号▲▼とする。
ト、ソースを、第３図ではグランドへ接続していたもの
を、電源VCCへ接続する。また第３図のトランジスタ
T12,T13は第１図ではいずれもエンハンスメントのｎチ
ャネルMOSトランジスタT14,T15とし、T14のゲートをノ
ードN1へ、T15のゲートをVCCへ接続する。またこれらの
直列接続点N2の出力を試験モード信号▲▼とせ
ず、このノードN2の出力を受けるインバータINVの出力
を試験モード信号▲▼とする。
トランジスタT14とT15の、ゲート長Ｌとゲート幅Ｗの比
L/Wは、T14のゲート電圧もVCCのとき出力端N2はＬレベ
ルであるように選定する。
L/Wは、T14のゲート電圧もVCCのとき出力端N2はＬレベ
ルであるように選定する。
この第１図では第３図と同じ部分には同じ符号が付して
あり、従って10は入力端子、20は通常の回路である。ゲ
ート、ソース短絡のｎチャネルデプリーションMOSトラ
ンジスタT11は常時オンで、抵抗として働く。
あり、従って10は入力端子、20は通常の回路である。ゲ
ート、ソース短絡のｎチャネルデプリーションMOSトラ
ンジスタT11は常時オンで、抵抗として働く。
この第１図の回路ではトランジスタT11のソース電位がV
CCであるから、端子10にVCC以下の電圧を加えたのでは
トランジスタT1〜Tn（Tnは図示しない）がオンになるこ
とはなく、従って通常モードでリーク電流が流れること
はない。
CCであるから、端子10にVCC以下の電圧を加えたのでは
トランジスタT1〜Tn（Tnは図示しない）がオンになるこ
とはなく、従って通常モードでリーク電流が流れること
はない。
試験モードにするには端子10にVCC＋α（α＞０）を加
えてT1〜Tnをオンにし、ノードN1の電位を上昇させる。
このときトランジスタT14は一層オンになり、ノードN2
はＨレベルになり、インバータINVの出力▲▼は
Ｌになって試験モードを指示する。こうして確実にVCC
＋αで試験に入ることができる。また、端子10にはVCC
以下の電圧を加えたのではリークする事はないから、直
列トランジスタT1〜Tnの個数は少なくてよく、少なけれ
ば試験時のノードN1の電位VT−nVthは高いので、nVthに
多少のバラつきがあってもノードN1は充分Ｈレベルにな
り、つれてノードN2も充分Ｈレベルになって試験モード
信号▲▼を確実に発生することができる。
えてT1〜Tnをオンにし、ノードN1の電位を上昇させる。
このときトランジスタT14は一層オンになり、ノードN2
はＨレベルになり、インバータINVの出力▲▼は
Ｌになって試験モードを指示する。こうして確実にVCC
＋αで試験に入ることができる。また、端子10にはVCC
以下の電圧を加えたのではリークする事はないから、直
列トランジスタT1〜Tnの個数は少なくてよく、少なけれ
ば試験時のノードN1の電位VT−nVthは高いので、nVthに
多少のバラつきがあってもノードN1は充分Ｈレベルにな
り、つれてノードN2も充分Ｈレベルになって試験モード
信号▲▼を確実に発生することができる。
第１図の回路を詳述すると、T1……はｎ個直列の、ゲー
ト、ドレイン短絡のエンハンスメントｎチャネルMOSト
ランジスタ、T11はゲート、ソース短絡のデプリーショ
ンｎチャネルMOSトランジスタで、これらは直列に接続
され、T1のゲート、ドレイン端子10に、T11のゲート、
ソースが電源VCCに接続され、Tn（図示しない）とT11の
接続点N1が出力端になる。トランジスタT14,T15はｎチ
ャネルエンハンスメントのMOSトランジスタで、これら
は直列になって電源VCCとグランドとの間に接続され、
これらの直列接続点N2が出力端になり、T14のゲートは
出力端N1に、T15のゲートはVCCへ接続される。試験モー
ド信号▲▼は、ノードN2の出力をインバータINV
で反転して得る。
ト、ドレイン短絡のエンハンスメントｎチャネルMOSト
ランジスタ、T11はゲート、ソース短絡のデプリーショ
ンｎチャネルMOSトランジスタで、これらは直列に接続
され、T1のゲート、ドレイン端子10に、T11のゲート、
ソースが電源VCCに接続され、Tn（図示しない）とT11の
接続点N1が出力端になる。トランジスタT14,T15はｎチ
ャネルエンハンスメントのMOSトランジスタで、これら
は直列になって電源VCCとグランドとの間に接続され、
これらの直列接続点N2が出力端になり、T14のゲートは
出力端N1に、T15のゲートはVCCへ接続される。試験モー
ド信号▲▼は、ノードN2の出力をインバータINV
で反転して得る。
トランジスタT14とT15は、そのゲート長Ｌとゲート幅Ｗ
の比L/Wを、T14のゲート電圧がVCCのときノードN2の出
力がＬになるようにする。つまりこの場合トランジスタ
T14とT15は同じゲート電圧VCCを受けるが、このゲート
電圧ではトランジスタT14よりT15の方が低抵抗で、ノー
ドN2に現われる電源VCCの分割電圧はインバータINVの閾
値電圧以下となるようにする。
の比L/Wを、T14のゲート電圧がVCCのときノードN2の出
力がＬになるようにする。つまりこの場合トランジスタ
T14とT15は同じゲート電圧VCCを受けるが、このゲート
電圧ではトランジスタT14よりT15の方が低抵抗で、ノー
ドN2に現われる電源VCCの分割電圧はインバータINVの閾
値電圧以下となるようにする。
今、端子10に電源VCC以下の通常電圧を印加すると、ト
ランジスタT1〜Tnはオフ、従ってノードN1はVCCにな
る。このときノードN2はＬレベル、出力▲▼はＨ
レベルである。
ランジスタT1〜Tnはオフ、従ってノードN1はVCCにな
る。このときノードN2はＬレベル、出力▲▼はＨ
レベルである。
端子10によりVCCより高い試験電圧VTを加えるとトラン
ジスタT1〜Tnはオン、ノードN1はVT−nVthになる。これ
はVCCより高いのでトランジスタT14は一層導通的にな
り、T15とT14による電源VCCの分割電圧であるノードN2
の電圧はＨレベルなる。従って信号▲▼はＬレベ
ルになり、試験モードを指示する。
ジスタT1〜Tnはオン、ノードN1はVT−nVthになる。これ
はVCCより高いのでトランジスタT14は一層導通的にな
り、T15とT14による電源VCCの分割電圧であるノードN2
の電圧はＨレベルなる。従って信号▲▼はＬレベ
ルになり、試験モードを指示する。
この回路では直列トランジスタT1〜Tn、T11の一端10がV
INを、他端がVCCを受けるので、VIN＞VCCでなければ動
作しない（T1〜Tnオフ）ことは明らかで、従って10にV
CC以下の通常電圧が印加されてもリーク電流を生じるこ
とはない。試験モードに入るにはVIN＝VCC＋α（α＞
０）である電圧VINを、端子10に加える必要がある。
INを、他端がVCCを受けるので、VIN＞VCCでなければ動
作しない（T1〜Tnオフ）ことは明らかで、従って10にV
CC以下の通常電圧が印加されてもリーク電流を生じるこ
とはない。試験モードに入るにはVIN＝VCC＋α（α＞
０）である電圧VINを、端子10に加える必要がある。
またリーク電流の恐れがなければトランジスタT1〜Tnの
個数は少なくてよく、これで試験時のノードN1の電圧VT
−nVthを高くすることができ、nVthが少々バラついても
確実にノードN2をＨ、出力▲▼をＬにすることが
できる。
個数は少なくてよく、これで試験時のノードN1の電圧VT
−nVthを高くすることができ、nVthが少々バラついても
確実にノードN2をＨ、出力▲▼をＬにすることが
できる。
トランジスタT13とT14は通常時はそのL/Wで出力ノードN
2の電位をＬレベルにするので、ＬまたはＷの一方は同
一にしてプロセスバラつきに強くしておくとよい。
2の電位をＬレベルにするので、ＬまたはＷの一方は同
一にしてプロセスバラつきに強くしておくとよい。
トランジスタT11はトランジスタT1〜Tnの負荷になるも
ので、従って抵抗で置き換えてもよい。またトランジス
タT14,T15は抵抗比が重要で、従ってエンハンスメント
型の代りにデプリーション型でもよい。
ので、従って抵抗で置き換えてもよい。またトランジス
タT14,T15は抵抗比が重要で、従ってエンハンスメント
型の代りにデプリーション型でもよい。
第１図は本発明回路を示す回路図、 第２図は動作説明用の波形図、 第３図は従来例を示す回路図である。 第１図でT1,……はｎ個直列のトランジスタ、T11は負荷
となるトランジスタ、10は入力端子、T14,T15はトラン
ジスタ、INVはインバータである。
となるトランジスタ、10は入力端子、T14,T15はトラン
ジスタ、INVはインバータである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/22 ３１０ Ｒ Ｇ１１Ｃ 11/413
Claims (2)
- 【請求項１】トランジスタの閾値をVth、個数をｎとし
て、nVthを生じるトランジスタ群（T1〜Tn）と負荷素子
（T11）を直列にして電源（VCC）と入力端子（10）との
間に接続し、その直列接続点を出力端（N1）としてなる
第１の回路と、 該出力端（N1）の出力をゲートに受けるトランジスタ
（T14）と、電源電圧（VCC）をゲートに受けるトランジ
スタ（T15）とを直列にして電源とグランド間に接続
し、その直列接続点（N2）を出力端としてなる第２の回
路と、 該第２の回路の出力を受け、試験モード信号を出力する
インバータ（INV）とを備えることを特徴とする半導体
回路。 - 【請求項２】第１の回路は、ゲートとドレインを短絡し
たｎ個のエンハンスメント型MOSトランジスタ（T1〜
Tn）と、ゲートとソースを短絡したデプリーションMOS
トランジスタ（T11）からなる負荷素子で構成されるこ
とを特徴とする請求項１記載の半導体回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215429A JPH0743399B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体回路 |
| US07/746,148 US5111136A (en) | 1990-08-15 | 1991-08-14 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215429A JPH0743399B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498173A JPH0498173A (ja) | 1992-03-30 |
| JPH0743399B2 true JPH0743399B2 (ja) | 1995-05-15 |
Family
ID=16672193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215429A Expired - Fee Related JPH0743399B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5111136A (ja) |
| JP (1) | JPH0743399B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1990
- 1990-08-15 JP JP2215429A patent/JPH0743399B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-14 US US07/746,148 patent/US5111136A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0498173A (ja) | 1992-03-30 |
| US5111136A (en) | 1992-05-05 |
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