JPS6020390A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6020390A JPS6020390A JP58128421A JP12842183A JPS6020390A JP S6020390 A JPS6020390 A JP S6020390A JP 58128421 A JP58128421 A JP 58128421A JP 12842183 A JP12842183 A JP 12842183A JP S6020390 A JPS6020390 A JP S6020390A
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- JP
- Japan
- Prior art keywords
- bit line
- signal
- bit
- line
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 230000015654 memory Effects 0.000 claims abstract description 13
- 230000002093 peripheral effect Effects 0.000 abstract description 5
- 230000008878 coupling Effects 0.000 abstract description 3
- 238000010168 coupling process Methods 0.000 abstract description 3
- 238000005859 coupling reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000005452 bending Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体メモリに関するものである。
なお、以下に便宜上すべてＮチャネルＭＯＳ Ｆ ＥＴ
ヲ使用した例について説明を行なうが、本発明はＰチ
ャネルＭＯ８ＦＥＴでも、また他のどのような型式の絶
縁ゲート型トランジスタでも本質的に同様に適用し得る
ものである。
ヲ使用した例について説明を行なうが、本発明はＰチ
ャネルＭＯ８ＦＥＴでも、また他のどのような型式の絶
縁ゲート型トランジスタでも本質的に同様に適用し得る
ものである。
従来の半導体メモリの一例を第１図に示し、これの動作
波形を第２図に示す。第１図において、ＳＡはセンスア
ンプ、ＭＣＯ，ＭＣ１はビット線１３０．Ｂｌにそれぞ
れ接続され、２値情報を電荷量としてセル容量Ｃ８に記
憶するダイナミックメモリセル、ＤＣＯ，ＤＣＩはダミ
ーセル、ＷＯ、Ｗｌはワード線、ＤｉＶＯ。
波形を第２図に示す。第１図において、ＳＡはセンスア
ンプ、ＭＣＯ，ＭＣ１はビット線１３０．Ｂｌにそれぞ
れ接続され、２値情報を電荷量としてセル容量Ｃ８に記
憶するダイナミックメモリセル、ＤＣＯ，ＤＣＩはダミ
ーセル、ＷＯ、Ｗｌはワード線、ＤｉＶＯ。
Ｉ）ｉＶｌはダミーワード線、ＶＰはビット線プリチャ
ージ電源、ＶＲはリファレンス電源である。
ージ電源、ＶＲはリファレンス電源である。
第２図に従って第１図の動作を説ＱＩＪする。まず、プ
リチャージ信号Ｐ及びダミーリセット信号ＰＲによりビ
ット線容量ＣＢをビット線プリチャージ？１ｊＶＰに、
ダミーセルのリファレンス容量ｃＲをリファレンス電源
ＶＲにセットしておく。これらの信号Ｐ、ＰＲを切った
後でビット線バランス信号ＰＢも切り、ビット線ＢＯ、
Ｂｌを分離する。次に、ワード線ＷＯとダミーワード線
ＩＷＩとを高レベルにすることでダイナミックメモリセ
ルＭＣＯのセル容量Ｃ８に記憶されて匹る情報が微小信
号としてビット線ＢＯ、Ｂｌ上に読み出される。このと
き、ビット綴器はダイナミックメモリセルＭＣＯに記憶
されている電荷量とＣＢ／Ｃ８で決まる読み出しレベル
となり、ビット線Ｂ１はＶＲとＣＢ／ＣＲで決まるリフ
ァレンスレベルとなる。第２図中のＢＯ、Ｂｌの実線、
破線はそれぞれメモリセルの’ｋ ＯＮ、％ １“情報
読出し時の動作波形を示している。
リチャージ信号Ｐ及びダミーリセット信号ＰＲによりビ
ット線容量ＣＢをビット線プリチャージ？１ｊＶＰに、
ダミーセルのリファレンス容量ｃＲをリファレンス電源
ＶＲにセットしておく。これらの信号Ｐ、ＰＲを切った
後でビット線バランス信号ＰＢも切り、ビット線ＢＯ、
Ｂｌを分離する。次に、ワード線ＷＯとダミーワード線
ＩＷＩとを高レベルにすることでダイナミックメモリセ
ルＭＣＯのセル容量Ｃ８に記憶されて匹る情報が微小信
号としてビット線ＢＯ、Ｂｌ上に読み出される。このと
き、ビット綴器はダイナミックメモリセルＭＣＯに記憶
されている電荷量とＣＢ／Ｃ８で決まる読み出しレベル
となり、ビット線Ｂ１はＶＲとＣＢ／ＣＲで決まるリフ
ァレンスレベルとなる。第２図中のＢＯ、Ｂｌの実線、
破線はそれぞれメモリセルの’ｋ ＯＮ、％ １“情報
読出し時の動作波形を示している。
次に、センスイネーブル信号ＳＥをゆっくり低レベルに
してセンスアンプＳＡを活性化し、ビット線ＢＯ，Ｂｌ
のより低レベルの方をＧＮＤレベルまで引き下げる事で
、ビット線上に読み出された微小信号の増幅を行なって
いる。
してセンスアンプＳＡを活性化し、ビット線ＢＯ，Ｂｌ
のより低レベルの方をＧＮＤレベルまで引き下げる事で
、ビット線上に読み出された微小信号の増幅を行なって
いる。
このように、従来の半導体メモリでは、各ビット線ごと
にビット線プリチャージ用トランジスタとダミーセルを
、ビット線対ごとにビット線バランス用トランジスタを
必要としていた。そのため、センスアンプまわりに多く
のけ屈回路を要し、これが半導体メモリを高集積化する
際には大きな問題となっている。
にビット線プリチャージ用トランジスタとダミーセルを
、ビット線対ごとにビット線バランス用トランジスタを
必要としていた。そのため、センスアンプまわりに多く
のけ屈回路を要し、これが半導体メモリを高集積化する
際には大きな問題となっている。
本発明の目的は、各ビット線対にｆＪ’ ｆ４する周辺
回路を１つにまとめた高集積化に適した半導体メモリを
提供する事にある。
回路を１つにまとめた高集積化に適した半導体メモリを
提供する事にある。
すなわち、本発明は少なくとも１個のセンスアンプと、
当該センスアンプに接続され電気的に等しい特性を持っ
た１対のビット線と、当該ビット線に接続され２値情報
を電荷量としてセル容量に記憶する複数のダイナミック
メモリセルと、当該メモリセルをアクセスするだめのワ
ード線と、ビット線バランス回路とを備え、前記ビット
線バランス回路を前記１対のビット線に各々のドレイン
カ接続され、かつお互いのソースが共通に接続されだ第
１及び第２のトランジスタと、該第１及び第２のトラン
ジスタの各々のゲートに接続された第１及び第２のダミ
ーワード線と、両トランジスタのソースに共通に第１の
電極が接続されたリファレンス容量と、該リファレンス
容量の第２の電極に接続されたリファレンスレベル発生
用信号Ｆと、ｒＵｉ１０己第１のトランジスタのソース
にソースが接続され、ドレインがピッ） ７．３Ｊプリ
チヤージ用電源に接続され、ゲートがプリチャージ信号
線に接続された第３のトランジスタとで（・ト５成し、
従来のダミーセル及びビット線バランス用トランジスタ
を１つの回路、にまとめて各ビット線対ごとに段載する
ことにより、これら周辺回路を小屋化することを可能な
らしめた半導体メモリである。
当該センスアンプに接続され電気的に等しい特性を持っ
た１対のビット線と、当該ビット線に接続され２値情報
を電荷量としてセル容量に記憶する複数のダイナミック
メモリセルと、当該メモリセルをアクセスするだめのワ
ード線と、ビット線バランス回路とを備え、前記ビット
線バランス回路を前記１対のビット線に各々のドレイン
カ接続され、かつお互いのソースが共通に接続されだ第
１及び第２のトランジスタと、該第１及び第２のトラン
ジスタの各々のゲートに接続された第１及び第２のダミ
ーワード線と、両トランジスタのソースに共通に第１の
電極が接続されたリファレンス容量と、該リファレンス
容量の第２の電極に接続されたリファレンスレベル発生
用信号Ｆと、ｒＵｉ１０己第１のトランジスタのソース
にソースが接続され、ドレインがピッ） ７．３Ｊプリ
チヤージ用電源に接続され、ゲートがプリチャージ信号
線に接続された第３のトランジスタとで（・ト５成し、
従来のダミーセル及びビット線バランス用トランジスタ
を１つの回路、にまとめて各ビット線対ごとに段載する
ことにより、これら周辺回路を小屋化することを可能な
らしめた半導体メモリである。
以下に、実施例を用いて本発明を詳述する。
第３図は本発明の一実施例を示すセンスアンプまわりの
回路図である。第１図と同等な部分には同じ信号を用い
ている。回路の動作波形を第４図に示す。
回路図である。第１図と同等な部分には同じ信号を用い
ている。回路の動作波形を第４図に示す。
第３図において、ＢＢはビット線バランス回路で、次の
如き構成からなっている。すなわち、ｈＩＪ記１対のビ
ット線ＢＯ，Ｂｌに各々のドレインが接続され、かつお
互いのソースが共通に接続された第１トランジスタＴ１
および第２トランジスタＴ、と、各々のトランジスタＴ
、、Ｔ、の各々のゲートに接続された第１および第２の
ダミーワード線ｐＢＯ，ＦＢＩと、両トランジスタＴ１
．Ｔ、のソースに共通に第１の電極が接続されたリファ
レンス容量ＣＲと、該リファレンス容量ＣＲの第２の電
極に接続されたリファレンスレベル発生用信号線ＲＥと
、前記第１のトランジスタＴ１のソースにソースが接続
され、ドレインがビット線プリチャージ用電源ＶＰＫ接
続され、ゲートがプリチャージ信号線ＰＫ接続された第
３のトランジスタＴ、からなっているものである・この
ビット線バランス回路は従来のダミーセルとビット綜バ
ランス信号発生機能とビット線プリチャージ電源を一体
に組み込んだものに想当する。ただし、ダミーワード線
ＰＢＯ，ＰＢＸはレベルの極性が従来とは逆になってい
る。すなわち、スタンバイ状態では高レベルでセレクト
時に、低しベルとなる。ＲＥはリファレンスレベル発生
用信号線で、リファレンス容ｉｔ ＣＲを介したカップ
リングを利用してビット線ＢＯ，Ｂｌ上にリファレンス
レベルを発生するだめのものである。
如き構成からなっている。すなわち、ｈＩＪ記１対のビ
ット線ＢＯ，Ｂｌに各々のドレインが接続され、かつお
互いのソースが共通に接続された第１トランジスタＴ１
および第２トランジスタＴ、と、各々のトランジスタＴ
、、Ｔ、の各々のゲートに接続された第１および第２の
ダミーワード線ｐＢＯ，ＦＢＩと、両トランジスタＴ１
．Ｔ、のソースに共通に第１の電極が接続されたリファ
レンス容量ＣＲと、該リファレンス容量ＣＲの第２の電
極に接続されたリファレンスレベル発生用信号線ＲＥと
、前記第１のトランジスタＴ１のソースにソースが接続
され、ドレインがビット線プリチャージ用電源ＶＰＫ接
続され、ゲートがプリチャージ信号線ＰＫ接続された第
３のトランジスタＴ、からなっているものである・この
ビット線バランス回路は従来のダミーセルとビット綜バ
ランス信号発生機能とビット線プリチャージ電源を一体
に組み込んだものに想当する。ただし、ダミーワード線
ＰＢＯ，ＰＢＸはレベルの極性が従来とは逆になってい
る。すなわち、スタンバイ状態では高レベルでセレクト
時に、低しベルとなる。ＲＥはリファレンスレベル発生
用信号線で、リファレンス容ｉｔ ＣＲを介したカップ
リングを利用してビット線ＢＯ，Ｂｌ上にリファレンス
レベルを発生するだめのものである。
第４図に従って第３図の動作を説明する。まず、プリチ
ャージ信号Ｐにより節点ＮＲを通してリファレンス容量
ＣＲとビット線容量ＣＢをレベル狸にセットしておく。
ャージ信号Ｐにより節点ＮＲを通してリファレンス容量
ＣＲとビット線容量ＣＢをレベル狸にセットしておく。
この信号Ｐ′を切った後で、もしメモリセルＭＣＯの情
報を読み出す際にはダミーワード線ＰＢＯを低レベルと
し、ビット線ＢＯ，Ｂｌを分離すると共にリファレンス
容量ＣＲをビット線Ｂｌ側につける。ここでワード綜Ｗ
Ｏを高レベルにしてメモリセルΔ、ＩＣＯからピット綜
■上に微小信号を読み出すと同時に、信号＋ｖｉＩＲＥ
を低レベルにしてリファレンス容量ＣＲを介したカップ
リングによりビット線りｌ上にリファレンスレベルを発
生させる・このときのリファレンスレベルハＣＢ／ＣＲ
（！： ＲＥの振幅で決めることができる。
報を読み出す際にはダミーワード線ＰＢＯを低レベルと
し、ビット線ＢＯ，Ｂｌを分離すると共にリファレンス
容量ＣＲをビット線Ｂｌ側につける。ここでワード綜Ｗ
Ｏを高レベルにしてメモリセルΔ、ＩＣＯからピット綜
■上に微小信号を読み出すと同時に、信号＋ｖｉＩＲＥ
を低レベルにしてリファレンス容量ＣＲを介したカップ
リングによりビット線りｌ上にリファレンスレベルを発
生させる・このときのリファレンスレベルハＣＢ／ＣＲ
（！： ＲＥの振幅で決めることができる。
次に、センスイネーブル信号ＳＥを低レベルにしてセン
スアンプＳＡを活性化し、ビット線対上に読み出された
微小信号を増幅することは従来と同様である。
スアンプＳＡを活性化し、ビット線対上に読み出された
微小信号を増幅することは従来と同様である。
以上詳述したように、本発明の半導体メモリでｊｄダミ
ーセルとビット線バランス用トランジスタ、ビット線プ
リチャージ電源を一体化することで、ビット線プリチャ
ージ用トランジスタをビット線対で共通に使うことがで
きるようになる。このため、各ビット線対に付属する周
辺回路のネ子数を半分程度に減少させることが可能にな
る。
ーセルとビット線バランス用トランジスタ、ビット線プ
リチャージ電源を一体化することで、ビット線プリチャ
ージ用トランジスタをビット線対で共通に使うことがで
きるようになる。このため、各ビット線対に付属する周
辺回路のネ子数を半分程度に減少させることが可能にな
る。
また本発明は、１つのセンスアンプにつく１対のビット
線をならべて設けるようなフォールディト型ビットライ
ン方式に適用して回路配置を容易に行うことができる効
果を有するものである。
線をならべて設けるようなフォールディト型ビットライ
ン方式に適用して回路配置を容易に行うことができる効
果を有するものである。
第１図は従来の半導体メモリの一例を示す回路図、第２
図は第１図の動作波形図、第３図は本発明の半導体メモ
リの実施例を示す回路図、第４図は第１図の動作波形図
である。 図において、ＳＡはセンスアンプ、ＭＣＯ，ＡＸ（”１
ハメモリセル、ＤＣＯ，ＤＣＩはダミーセル、Ｂ １
３はビット線バランス回路、ＢＯ，Ｂｌはビット線、Ｗ
Ｏ，Ｗｌはワード腺、ＤＷＯ、Ｄ＃１ 、ＰＢＯ、ＰＢ
Ｉはダミーワード線、ＣＲはリファレンス容ｎ 、ＲＥ
はリファレンスレベル発生用信号線、Ｐはプリチャージ
信号線Ｔ１゜Ｔ、、Ｔ、はトランジスタをそれぞれ示す
。 特許出願人 日本電気株式会社 第１図 Ｂ Ｂ１ ゝ〜
図は第１図の動作波形図、第３図は本発明の半導体メモ
リの実施例を示す回路図、第４図は第１図の動作波形図
である。 図において、ＳＡはセンスアンプ、ＭＣＯ，ＡＸ（”１
ハメモリセル、ＤＣＯ，ＤＣＩはダミーセル、Ｂ １
３はビット線バランス回路、ＢＯ，Ｂｌはビット線、Ｗ
Ｏ，Ｗｌはワード腺、ＤＷＯ、Ｄ＃１ 、ＰＢＯ、ＰＢ
Ｉはダミーワード線、ＣＲはリファレンス容ｎ 、ＲＥ
はリファレンスレベル発生用信号線、Ｐはプリチャージ
信号線Ｔ１゜Ｔ、、Ｔ、はトランジスタをそれぞれ示す
。 特許出願人 日本電気株式会社 第１図 Ｂ Ｂ１ ゝ〜
Claims (1)
- （１）少なくとも１個のセンスアンプと、当該センスア
ンプに接続され電気的に等しい特性を持った１対のビッ
ト線と、当該ビット線に接続され２値情報を電荷量とし
てセル容量に記憶する複数のダイナミックメモリセルと
、当該メモリセルをアクセスするだめのワード線と、ビ
ット線バランス回路とを備え、前記ビット線バランス回
路を前記１対のビット線に各々のドレインが接続され、
かつお互いのソースが共通に接続された第１及び第２の
トランジスタと、該第１及び第２のトランジスタの各々
のゲートに接続された第１及び第２のダミーワード線と
、両トランジスタのソースに共通に第１の電極が接続さ
れたリファレンス容量と、該リファレンス容量の第２の
電極に接続されたリファレンスレベル発生用信号線と、
前記第１のトランジスタのソースにソースが接続され、
ドレインがビット線プリチャージ用電源に接続され、ゲ
ートがプリチャージ信号線に接続された第３のトランジ
スタとで結成したことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128421A JPS6020390A (ja) | 1983-07-14 | 1983-07-14 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128421A JPS6020390A (ja) | 1983-07-14 | 1983-07-14 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020390A true JPS6020390A (ja) | 1985-02-01 |
Family
ID=14984342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128421A Pending JPS6020390A (ja) | 1983-07-14 | 1983-07-14 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020390A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6190848B1 (en) | 1999-07-21 | 2001-02-20 | Eastman Kodak Company | Color photographic element containing ballasted triazole derivative and inhibitor releasing coupler |
| KR100304775B1 (ko) * | 1998-07-13 | 2001-11-01 | 가네꼬 히사시 | 반도체 기억 장치 |
-
1983
- 1983-07-14 JP JP58128421A patent/JPS6020390A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304775B1 (ko) * | 1998-07-13 | 2001-11-01 | 가네꼬 히사시 | 반도체 기억 장치 |
| US6190848B1 (en) | 1999-07-21 | 2001-02-20 | Eastman Kodak Company | Color photographic element containing ballasted triazole derivative and inhibitor releasing coupler |
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