JPS60204121A - 位相同期回路 - Google Patents

位相同期回路

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JPS60204121A
JPS60204121A JP59059466A JP5946684A JPS60204121A JP S60204121 A JPS60204121 A JP S60204121A JP 59059466 A JP59059466 A JP 59059466A JP 5946684 A JP5946684 A JP 5946684A JP S60204121 A JPS60204121 A JP S60204121A
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JP
Japan
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circuit
signal
phase
output
clock
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JP59059466A
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Inventor
Haruhiko Nakamura
治彦 中村
Jiyunya Amashiro
天白　順也
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronizing For Television (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は、位相同期回路に関し、例えばグラフィックデ
ィスプレイ装置に用いられ、同期引き込み時間を極めて
短かくすることを可能にした位相同期回路に関する。
（技術の背景） いては、テレビジョン装置の同期信号に位相同期したク
ロックツやルスを作成し、このクロックパルスによって
画像メモリから画像データを読み出し文字等を表示する
ためのドツト信号を作成してテレビジョン装置に入力す
る。このようなグラフィックディスプレイ装置に用いら
れる位相同期回路としては、集積回路化によって信頼性
を向上させ、低価格にすることができるとともに、同期
外れが生じにくくかつ同期が外れた場合の同期引き込み
時間が短かいことが必要とされる。
（従来技術と問題点） 従来形の位相同期回路としては一般的にＰＬＬ（フェー
ズロックドルーフ’）回路が知られている。
このＰＬＬ回路は、電圧制御発振器ｖＣＯとコンツヤレ
ータを有し、入力信号と電圧制御発振器の出力の位相差
をコンツヤレータによって比較しこの位相差に比例した
電圧を発生させて該電圧制御発振器に帰還することによ
シ位相同期を行なうものである。
したがって、ＰＬＬ回路はフィードバック回路を基する
ことによって入力信号と出力信号との位相誤差をかなシ
小さくすることができる。
しかしながら、このよりなＰＬＬ回路はフィードバック
回路に積分回路を用いる必要があるため、同期引き込み
時間が遅く、何らかの理由により一度同期か外れると再
び同期状態になるまでに例えば数ミリセカンドの長時間
を要するという不都合があった。また、ＰＬＬ回路はコ
ンデンサ等外付は部品が必要であるため、完全に集積回
路化することが困難であシ回路の価格が上昇するととも
に信頼性が低下するという不都合があった。
（発明の目的） 本発明の目的は、前述の従来形における問題点に鑑み、
位相同期回路において順次位相の異なる遅延クロック信
号を用意しておきこれらの遅延クロック信号のうち外部
信号のエツジに最も近いエツジタイミングを有するもの
を選択出力するという構想に基づき、同期引き込み時間
を極めて短かくするとともに集積回路化を容易にして回
路の価格を低下させかつ信頼性を向上させることにある
。
（発明の構成） そしてこの目的は、本発明によれば、複数のタップを有
し、クロック信号を順次遅延させることによシ順次位相
の異なる遅延クロック信号を各々のタップから出力する
遅延回路、および入力信号の立ち上がシまたは立ち下が
シエッジに近いエツジタイミングを有する遅延クロック
信号を選択的に出力する選択回路を具備することを特徴
とする位相同期回路を提供することによって達成される
。
（発明の実施例） 以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係わる位相同期回路が用
いられる装置の１例としての文字多重放送受信システム
を示す。同図のシステムは、テレビジョンチューナとブ
ラウン管等を用いた表示部とを有するテレビジョン装置
１、および文字多重アダゲタ２を具備する。文字多重ア
ダプタ２は、ＣＲＴコントローラ３、キャラクタコード
等をｄＵ２信スする画像メモリ４、プロセッサ５、プロ
セッサ５に接続された処理用メモリ６、およびデータス
ライサ７等によって構成される。
第１図のシステムにおいてはテレビジョン装置１内のテ
レビジョンチューナから出力されるビデオ信号が文字多
重アダシタ２内のデータスライサ７に入力され、文字多
重データが抜きとられてプロセッサ５に入力される。一
方、ＣＲＴコントローラ３は本発明の１実施例に係わる
位相同期回路を有しており、テレビジョン装置１から入
力された垂直同期信号ＶＳＹＮＣおよび水平同期信号Ｈ
８ＹＮＣに位相同期したクロック信号を生成する。また
、プロセッサ５はデータスライサ７から入力された文字
多重データに基づき画像データを作成しＣＲＴコントロ
ーラ３を介して画像メモリ４に格納する。
ＣＲＴコントローラ３は画像メモリ４に格納された画像
データを前記クロック信号に同期して読み出し、ドツト
信号ＤＴを作成してテレビジョン装置１に入力する。こ
れにより、テレビジョン装置１の表示部に文字多重デー
タに対応する文字および図形等が表示される。
俯りＴｉ１ｌ　ｌ／−）知１１１Ｖ７１の？ノ１子に筑
１／ｌ’−田ｌ八ムー１萌１つ太発明の１実施例に係わ
る位相同期回路の概略の構成を示し、第３図は第２図の
位相同期回路の各部の波形を示す。これらの図から明ら
かなように、本発明の１実施例に係わる位相同期回路は
、遅延回路２１および選択回路２２を具備する回路を基
本として構成されている。遅延回路２１は、例えば７．
２　ＭＨｚの周波数を有するドツトクロック等のクロッ
ク信号ＣＬＫを順次遅延させて各々順次位相の異なるク
ロック信号Ｋｌ　ｌ　Ｋ２　ｒ　Ｋ３＋・・・ｌ　Ｋｎ
を生成するものである。選択回路２２は、第３図に示す
ように、各遅延クロック信号に１　ｒ　Ｋ２　ｒ　Ｋ３
＋・・・、Ｋｎのうち例えば水平同期信号Ｈ８ＹＮＣ等
の外部信号の立ち下がり時点等のエツジに最も近ｂエツ
ジタイミングを有するもの、同図においては遅延クロッ
クに４を選択して出力クロックＫ　ｏ　ｕ　ｔ　として
出力するものである。
第２図の位相同期回路においては、選択回路２２はダー
ト回路等によって構成され、従来形のＰＬＬ回路等のよ
うに閉ループ構成を用いないから同期引き込み時間を極
めて短かぐすることが可能になる。
第４図は、第２図の位相同期回路の詳細な構成を示す。
第４図の回路において、縦続接続されたイ７ハｌ　Ｉｆ
　＋　Ｉｚ　＋　１３＋　”・＋　工２ｍ−１−５は遅
延回路を構成し、ナントゲートＮｌｌ　＊　Ｎ２１　＋
　Ｉ’Ｊａｔ　ｌ　Ｎ４１Ｎ１２　＊　Ｎ２２　＋　Ｎ
３２　ｒ　Ｎ４２　＊　”’　；Ｎ１ｍ　、　Ｎ２ｍ、
　Ｎ５ｍｒＮ４ｍ；およびＮ５ｏは選択回路を構成して
いる。これらの各ナントゲートのうちＮｅｏを除きセミ
コロンで囲まれた各々４つのナンドヶ”−トが選択回路
の各回路段を構成している。各回路段の入力部のナンド
ダートＮ５１ｐ　Ｎ５２ｐ　Ｎ１５ｐ・＝＊　Ｎ、ｍ（
Ｄｉ　つの入力には外部信号例えば水平同期信号Ｈ８Ｙ
ＮＣが印加され、他の２つの入力は遅延回路を構成する
各インバータに図示のごとく接続されている。また、各
回路段において１対のナンドダ−１’　Ｎ２１とＮ３１
　ｒ　Ｎ２２とＮ３２　＋　−ｒ　Ｎ２ｍとＮ３ｍはそ
れぞれＳＲンリッノフロッノを構成している。そして、
各回路段の出力部のナントゲートＮ４１　ｒ　Ｎ４２　
＋・・・。
Ｎ４ｍの１つの入力は各ＳＲフリツノ７０ッグの出力お
よび遅延回路の所定のインバータの出方に接続されてお
シ、出力はナンドダ−）Ｎ５０の入力に接続されている
。但し、最後の回路段はダミー回路を構成し、この回路
段のナンド”　ｌ’　−トＮ４　ｍの出力はナンドダー
）Ｎ５（＋に入力されていない。また、１　各回路段の
ＳＲフリツノフロップのセット入力Ｓは同じ回路段の入
力部のナンドダートの出方に接続されておシ、リセット
人力Ｒは次段の出方部のナンドダートの出力に接続され
ている。但し、最後の回路段すなわちダミー回路のＳＲ
フリップフロッグのリセット人力Ｒは遅延回路のｅ終段
のインハータエ２ｍ＋５の出力に接続されている。なお
、遅延回路の最後の２つのインバータ”２ｍ＋４および
’２ｍ＋５を省略して該リセット人力Ｒをインパ〜り’
　２ｍ＋５の出力に接続することも可能でるる。但し、
この２つのインバータを省略した場合には最終回路段の
ナンドダー）Ｎ４ｍの出方すなわちリセット信号のパル
ス幅が小さくなるので前段のＳＲノリツノフロップを構
成する各ナントゲートとして高速度のものを用いる必要
がある。
次に、第５図から第７図の各波形図を参゛照して第４図
の回路の動作を説明する。第５図は、水平同期信号Ｈ８
ＹＮＣが高レベルの場合の各部の波形を示す。遅延回路
の入力クロック信号ＣＬＫおよび各インバータｉ１　＋
Ｉ２　、ｉ３　ｙＺ４の出力はそれぞれ第５図のａから
ｅに示すように各インバータ１個分の遅延時間例えば１
０　ｎ５ｅｅずつ順次遅延した波形となる。そして、例
えば初段の回路においては、ナンドダートＮｉｌの出力
ｆはａ点とｄ点の電位が共に高レベルの場合にのみ低レ
ベルとなる。
ナンドダートＮ２１およびＮ３１からなるＳＲフリッグ
フロッグはｆ点の信号が立ち下がる時点でセットされる
から該ＳＲフリップフロッグの出力点すなわちｇ点の電
位はｆ点の信号の立ち下がシに応じて立ち上がる。出力
部のナンドダートＮ４１の出力すなわちｈ点の電位はｇ
点の電位とｅ点の電位が共に高レベルの場合に低レベル
となるから・点の電位が低レベルから高レベルに変化す
る時点で低レベルになる。同様にして、第２段目の回路
段の出力ｌは第１段目の回路段の出力りより２ダ一ト分
すなわちインバータ１個分遅れた時点で立ち下がる。し
たがって、第１段月の回路段のＳＲフリッグフロッゾは
第２段目の回路段の出力ｉが立ち下がる時点でリセット
され、この時点でｇ点の出力が低レベルに代るとともに
ｈ点の出力が高レベルに変化する。すなわち、第１段目
の回路段の出力り点の信号は２ダ一ト分の遅延時間に相
当する時間幅を有する負極性パルスとなる。同様にして
第２段目の回路段の出力１点の出力も２ダ一ト分の遅延
時間に相当する時間幅を有し、ｈ点の信号が立上った後
に立下る負極性パルスとなる。
第６図は、水平同期信号Ｈ８ＹＮＣが例えばインバータ
エ２の出力すなわち０点における信号の立ち上が９時点
付近で立ち下がった場合の各部の波形を示す。この場合
には、ナントゲートＮｌｌの出力１点の信号が水平同期
信号Ｈ８ＹＮＣの立ち下がり時点で高レベルになる。第
１段目の回路段のＳＲフリッグ７０ッグはｆ点の信号の
立ち下が夕時点でセットされ、したがりてｇ点の１に号
はその時点で低レベルから高レベルに変化する。出力部
のす／ドダートＮ、、の出力り照の電位はｅ点の電位の
立ち上がシ時点で低レベルに変化する。この場合、第２
段目の回路段の入力部のナントゲートＮ１２の出力は常
時高レベルとなυ、ナントゲートＮ２２およびＮ３２か
ら外るＳＲフリッゾフロッノの出力は低レベルのままで
あるから２段目の回路段の出力１点の電位が高レベルに
維持される。ｉ点の電位が高レベルになっている間は第
１段目の回路段のＳＲフリッグフロップがリセットされ
ないから第１段目の回路段の出力り点の電位は低レベル
に保持される。
第７図は、水平同期信号Ｈ８ＹＮＣ付近における各部の
波形を示す。水平同期信号期間すなわち水平同期信号Ｈ
８ＹＮＣが高レベルの期間においては、第５図からも明
らかなように、各回路段の出力り。
１等はそれぞれ２ダ一ト分の遅延時間に相当する時間幅
だけ順次低レベルに変化する波形となるからナンドグー
）Ｎｓｏの出力Ｋｏｕ　ｔはほぼ全期間にｕｌりて尚レ
ベルとなる。そして、水平同期信号Ｈ８ＹＮＣが尚レベ
ルから低レベルに立ち下がった時点以佐においては第６
図にも示すように各回路段のＳＲアフリノフロッグのう
ち１個だけがセット状態とな９他のすべてのＳＲフリッ
グフロッフ０がリセット状態となる。したがって、セッ
ト状態となったＳＲフリッグフロッゾの出力例えばｇ点
の電位のみが高レベルとなり他のすべてのＳＲフリッゾ
フロッノの出力は低レベルとなる。これによシ、各回路
段の出力部のナントゲートのうち１個例えばナンドダー
トＮ４１のみがクロック・（ルスを出力し、他のすべて
のナンドダートの出力は商レベルとなる。これによりナ
ンドダートＮ１１ｏの出力Ｋｏｕｔは水平同期信号Ｈ８
ＹＮＣが低レベルの期間中り点のクロック・２ルスを反
転した信号すなわちｅ点のクロックパルスを出力するこ
とになる。なお、出力部のナンドグー）　Ｎ４１等の一
方の入力端子に供給されるクロックパルスは所望の位相
に応じて遅延回路の任意のタッグ点から倚ることが可能
である。このようにして、水平同期信号Ｉ（ＳＹＮＣが
低レベルの期間中１つの回路段から所足の位相のクロッ
クパルスが出力された後、次の水平開ル」信号Ｈ８ＹＮ
Ｃの立ち下がシ時点で該立ち下が９時点に近いエツジタ
イミングを有するクロック・ぐルスが選択されて出力さ
れる。
なお、上述の実施例において、遅延回路の遅延時間はク
ロックパルスの１周期分あればよく遅延回１−６を構成
するインバータ等のダートの数は外部信号と出力信号と
の位相誤差の許容量に応じて決定すればよい。特に、本
発明に係る位相同期回路をＣＲ’ｌ’コントローラ等に
用いる場合には、表示画面上で位相誤差による不自然さ
が目立たなければよいから遅延回路のタツゾ数をそれほ
ど多くする必要はない。例えば±２０ｎｓ程度の位相誤
差は視覚上問題とならない。また、本発明に係る位相同
期回路はテレビジョン画面上にチャンネル番号等を光示
するためＴＶＤＣ（Ｔｅｌｅｖｉｓｉｏｎ　Ｄｉｓｐｌ
ａｙＣｏｎｔｒｏｌ　ｌｅｒ　）装置等にも使用可能で
あることは明らかである。
（発明の効果） 以上のように、本発明によれば、順次位相の異なる遅延
クロックパルスを用意しておきこれらの遅延クロック・
９ルスのうち外部信号のエツジ部分に近いエツジタイミ
ングを有する遅延クロックを選択するようにしたから、
極めて高速度で位相同期を行なうことが可能になシ、従
来形のＰＬＬ回路等に比べて位相引き込み時（、；が極
めて短かくなる。
また、本発明に係わる位相同期回路はダート回路のみに
よって構成することが可能であり積分回路等を必要とし
ないから集積回路化が容易になシかつ信頼性を向上させ
ることができる。
【図面の簡単な説明】 第１図は本発明に係わる位相同期回路が使用される装置
の１例としての文字多重放送受信システムの概略を示す
ブロック回路図、第２図は本発明の１実施例に係わる位
相同期回路の概略の構成を示すブロック回路図、第３図
は第２図の回路の動作原理を説明するための波形図、第
４図は第２図の位相同期回路の詳細な構成を示すグロッ
ク回路図、そして、第５図、第６図および第７図は第４
図の回路の動作を説明するだめの波形図である。 １：テレビジョン装置、２：文字多産アダプタ、３：Ｃ
ＲＴコントローラ、４：画隊メモリ、５：グロセッサ、
６：処理用メモリ、７：データスライサ、２１：遅延回
路、２２：選択回路、ｒｔ　ｌ　ｒ２１１８ｐ０’＋　
Ｉ２ｍ−１−５’インバータ１Ｎｏ　＋　Ｎ２ｔ　ｒ　
Ｎ３１　＊　Ｎ４１　：　Ｎｔ２ｅ　Ｎ２ｚ　＋　Ｎ３
１１　ｒＮ４２儒°゛ｅ　Ｎ１　ｍ、　Ｎ２ｍ＋　Ｎ５
ｍ　、　Ｎ４．、　、ＩＩ　Ｎ　５０　：ナンドケ９−
ト。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士西舘和之 弁理士　内　１）幸　男 弁理士　山　口　昭　之 第１図 第５図 Ｈ５ＹＮＣ＝−一−−−−−−−−−−−−−−−−ん
。 第６図 手続補正書 昭和６０年４　月−１６日 特許庁長官　志　賀　学　殿 １、事件の表示 昭和５９年　特許願　第５９４６６　号２、発明の名称 位相同期回路 ３、補正をする者 事件との関係　特許出願人 名称　（５２２）富士通株式会社 ４、代理人 ５、補正の対象 ０）明細書の「特許請求の範囲Ｊの欄 （２）明細書の「発明の詳細な説明」の欄６、補正の内
容 （１）特許請求の範囲を別紙のとおシに補正する。 （２）明細書第４頁第２行乃至第９行の「そしてこの目
的は、・・・達成される」を ・　「そしてこの目的は、複数のタップを有し、クロッ
ク信号を順次遅延させることにより順次位相の異なる遅
延クロック信号を各々のタッグから出力する遅延回路と
、 前記各々のタップに対して設けられた、セット・リセッ
ト回路及び該セット・リセット回路の出力と前記遅延ク
ロック信号とが入力されるゲート回路とを具備し、 前記入力信号が一方の論理レベルのときには前記遅延回
路に於ける前記クロック信号の伝達に従って前記セット
・リセット回路が順次セット・リセットされていき、前
記入力信号が他方の論理レベルに変化したときには、そ
の直前にセットされたセット・リセット回路を除いて他
のセット・リセット回路がリセット状態に維持され、セ
ット状態のセット・リセット回路の出力を受けるゲート
回路を介して対応するタップの遅延クロック信号が出力
される様にしたことを特徴とする位相同期回路を提供す
ることによって達成される。」と補正する。 ７、添付書類の目録 補正特許請求の範囲　１通 複数のタップを有し、クロック信号を順次遅延させるこ
とによシ順次位相の異なる遅延クロック信号を各々のタ
ップから出力する遅延回路と、前記各々のタップに対し
て設けられた、セット・リセット回路及び該セット・リ
セット回路の出力と前記遅延クロック信号とが入力され
るゲート回路とを具備し、 前記入力信号が一方の論理レベルのときには前記遅延回
路に於ける前記クロック信号の伝達に従って前記セント
・リセット回路が順次セット・リセットされていき、前
記入力信号が他方の論ＪＩＪ４レベルに変化したときに
は、その直前にセットされたセットΦリセット回路を除
いて他のセット・リセット回路がリセット状態にＡｉｆ
＋持され、セット状態のセット・リセット回路の出力を
受けるゲート回路を介して対応するタップの遅延クロッ
ク信号が出力される様にしたことを％徴とする位相同期
回路。

Claims (1)

    【特許請求の範囲】
  1. 複数のタップを有し、クロック信号を順次遅延させるこ
    とによシ順次位相の異なる遅延クロック信号を各々のタ
    ッグから出力する遅延回路、および該遅延回路から出力
    される位相の累々る複数の遅延クロック信号の中から、
    入力信号の立上シまたは立下シエッジに近いエツジタイ
    ミングを有する遅延クロック信号を選択して出力する選
    択回路を具備することを特徴とする位相同期回路。
JP59059466A 1984-03-29 1984-03-29 位相同期回路 Pending JPS60204121A (ja)

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Application Number Priority Date Filing Date Title
JP59059466A JPS60204121A (ja) 1984-03-29 1984-03-29 位相同期回路
US06/717,198 US4713621A (en) 1984-03-29 1985-03-28 Phase synchronization circuit
EP85400616A EP0157701B1 (en) 1984-03-29 1985-03-29 Phase synchronization circuit
DE8585400616T DE3584985D1 (de) 1984-03-29 1985-03-29 Phasensynchronisierungsschaltung.

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EP (1) EP0157701B1 (ja)
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