JPS6020521A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPS6020521A JPS6020521A JP58127630A JP12763083A JPS6020521A JP S6020521 A JPS6020521 A JP S6020521A JP 58127630 A JP58127630 A JP 58127630A JP 12763083 A JP12763083 A JP 12763083A JP S6020521 A JPS6020521 A JP S6020521A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
Description
【発明の詳細な説明】
[技術分野]
本発明は半導体装置、特に、フリップチップ方式による
フェイスダウンボンディングでペレソ1−をパッケージ
基板の配線上に接合する型式の半導体装置に適用して効
果のある技術に関するものである。[Detailed Description of the Invention] [Technical Field] The present invention is effective when applied to a semiconductor device, particularly a semiconductor device of the type in which a peresode 1- is bonded to the wiring of a package substrate by face-down bonding using a flip-chip method. It's about technology.
[背景技術]
フリップチップ方式によるフェイスダウンボンディング
でペレットをパッケージ基板の配線に接続する半導体装
置においては、セラミックパッケージ基板上の配線は基
板上にパターニングしたペースト状のタングステン(W
’)をセラミックパッケージ焼成時に同時に焼結するこ
とによって形成することが考えられうる。[Background Art] In a semiconductor device in which a pellet is connected to wiring on a package substrate by face-down bonding using a flip-chip method, the wiring on the ceramic package substrate is made of paste-like tungsten (W) patterned on the substrate.
') may be formed by simultaneously sintering the ceramic package during firing.
ところが、この場合には、焼結時にパッケージが収縮す
るため、パッケージの寸法相変のコン1−1−1−ルが
回灯である。特にペレソl−の表面にボンディング用の
ハンプ電極を設けたフェイスダウンボンディング方式に
おいては、パッケージの収縮によってタングステンの配
線の寸法に狂いが生し、ポンディング後のバンプ接続の
信頼性が十分に得られないという問題があることが本発
明者によって解明された。However, in this case, since the package shrinks during sintering, the package size is variable, so the control unit 1-1-1-1 is a recirculating lamp. In particular, in the face-down bonding method in which a hump electrode for bonding is provided on the surface of the Peresol l-, the dimensions of the tungsten wiring may be distorted due to shrinkage of the package, and the reliability of the bump connection after bonding may be insufficient. The inventor of the present invention has discovered that there is a problem in that it cannot be used.
[発明の目的]
本発明の目的は、高い寸法精度で低抵抗の配線を備えて
なる半導体装置を提供することにある。[Object of the Invention] An object of the present invention is to provide a semiconductor device including wiring with high dimensional accuracy and low resistance.
本発明の他の目的は、半田濡れ性が良く、半田による食
われの少ないベレット接合用のペデスタル部を有する半
導体装置を提供することにある。Another object of the present invention is to provide a semiconductor device having a pedestal portion for bullet bonding that has good solder wettability and is less likely to be eaten away by solder.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
[発明の概要]
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。[Summary of the Invention] A brief overview of typical inventions disclosed in this application is as follows.
すなわち、パッケージ基板上の配線としてクロム(Cr
)と銅(Cu)との多層配線をセラミ・ツクパッケージ
焼成後、蒸着によって形成することにより、寸法精度が
高く“ζ低抵抗の配線を得ることができる。In other words, chromium (Cr) is used as wiring on the package substrate.
) and copper (Cu) by vapor deposition after firing the ceramic package, it is possible to obtain wiring with high dimensional accuracy and low resistance.
また、配線とベレットとの接合用のペデスタル部をクロ
ムと銅との組合せおよびそれらの合金で形成することに
より、半田の濡れ性が良く、半田食われの少ないペデス
タル部を得ることができる。Further, by forming the pedestal portion for joining the wiring and the bullet with a combination of chromium and copper or an alloy thereof, it is possible to obtain a pedestal portion with good solder wettability and less solder erosion.
さらに、銅とパッケージ基板の間にもチタン層を形成す
るため、銅とセラミックパッケージの密着性が向上する
。Furthermore, since a titanium layer is also formed between the copper and the package substrate, the adhesion between the copper and the ceramic package is improved.
[実施例1]
第1図は本発明による半導体装置の一実施例を示す断面
図、第2図はその配線部およびペデスタル部の拡大部分
断面図である。[Embodiment 1] FIG. 1 is a sectional view showing an embodiment of a semiconductor device according to the present invention, and FIG. 2 is an enlarged partial sectional view of a wiring portion and a pedestal portion thereof.
本実施例において、パッケージ基板1はたとえばセラミ
ックで作られており、その内部には内部配線2が形成さ
れている。この内部配線2の下端はパッケージ基板1の
裏面に取りイ」けられるアキシャル型のリードピン3に
接続されている。一方、内部配線2の上端はパフケージ
基板1の表面上に形成した配線4と接続されている。In this embodiment, the package substrate 1 is made of ceramic, for example, and has internal wiring 2 formed therein. The lower end of this internal wiring 2 is connected to an axial lead pin 3 which is placed on the back surface of the package substrate 1. On the other hand, the upper end of the internal wiring 2 is connected to a wiring 4 formed on the surface of the puff cage substrate 1.
この配線4の所定部分にはペレット接合用のペデスタル
部5が突設されている。このペデスタル部5には、ベレ
ット7が半田バンプ6によりフェイスダウンポンディン
グ方式で接合され、電気的に接続されている。A pedestal portion 5 for joining pellets is provided protruding from a predetermined portion of the wiring 4. A pellet 7 is joined to the pedestal portion 5 by a face-down bonding method using solder bumps 6, and is electrically connected.
また、前記ベレット7等は、封止剤たとえば低融点ガラ
ス8でパッケージ基板1に固着されたセラミック等のキ
ャップ9により気密封止されている。Further, the pellet 7 and the like are hermetically sealed with a cap 9 made of ceramic or the like fixed to the package substrate 1 with a sealant such as low melting point glass 8.
本実施例において、前記配線4は第2図に示すように、
焼結後のパッケージ基板1の上に薄膜蒸着により形成さ
れたクロム層10と、このクロムN10の上に薄膜蒸着
された銅IN1.1と、この銅層11の上に薄膜蒸着さ
れたクロム層12とからなる3層の薄膜多層配線として
形成されている。In this embodiment, the wiring 4 is as shown in FIG.
A chromium layer 10 formed by thin film deposition on the package substrate 1 after sintering, copper IN1.1 deposited in a thin film on this chromium N10, and a chromium layer deposited in a thin film on this copper layer 11. It is formed as a three-layer thin film multilayer wiring consisting of 12.
さらに、前記ペデスタル部5は、前記配線4の最」二層
であるクロム層12の上にYI膜蒸着された銅層13と
、この銅層13の周囲に薄膜蒸着されたクロム層14と
からなる。Furthermore, the pedestal portion 5 is made up of a copper layer 13 formed by depositing a YI film on the chromium layer 12 which is the second most layer of the wiring 4, and a chromium layer 14 formed by thin film deposition around the copper layer 13. Become.
本実施例においては、配線4がクロム層10、銅層11
、クロム層12の3WIの薄膜蒸着層により形成されて
いるので、焼結によって形成したタンクステン配線に較
べ配線4およびペデスタル部5は寸法精度良く形成され
る。したがって、大形ベレットのフェイスダウンポンデ
ィングが可能となる。また、銅層11の存在により配線
4の低抵抗化が得られる上に、最下層がクロム層10で
あることにより、銅とじかに基板1に接着したときに較
ベバンケージ基板1との密着接合体が非電に良好となる
。In this embodiment, the wiring 4 includes a chromium layer 10 and a copper layer 11.
, 3WI of the chromium layer 12, the wiring 4 and the pedestal portion 5 are formed with better dimensional accuracy than the tanksten wiring formed by sintering. Therefore, face down pounding of large pellets is possible. In addition, the resistance of the wiring 4 can be lowered due to the presence of the copper layer 11, and since the lowest layer is the chromium layer 10, when the copper is directly bonded to the substrate 1, it is possible to form a close bond with the substrate 1. becomes better than non-electricity.
また、本実施例では、ペデスタル部5が銅層13上にク
ロム層14を薄膜蒸着した構造であるので、半田バンプ
6でベレット7を接合する際にクロム層14が銅層13
の半田による食われ(銅が半田に吸収され化合すること
)を防止すると共に、半田濡れ性を向上させることが可
能である。Further, in this embodiment, since the pedestal portion 5 has a structure in which the chromium layer 14 is deposited as a thin film on the copper layer 13, when the bullet 7 is bonded with the solder bump 6, the chromium layer 14 is attached to the copper layer 13.
It is possible to prevent copper from being eaten away by solder (copper being absorbed and combined with solder) and to improve solder wettability.
さらに、配線4はチタン層12によって被覆されである
ので、余分に付着した半田に銅層11が吸収され化合す
ることはない。Furthermore, since the wiring 4 is covered with the titanium layer 12, the copper layer 11 will not be absorbed and combined with excess solder.
[実施例21
第3図は本発明の実施例2による半導体装置の要部の拡
大部分断面図である。Embodiment 21 FIG. 3 is an enlarged partial cross-sectional view of a main part of a semiconductor device according to Embodiment 2 of the present invention.
この実施例2においては、パンケージ基板2上の配線4
は実施例1と同じくクロム層10.銅屑■1、クロム屓
1203層の薄膜蒸着層よりなるが、その上のバンプ接
合用のペデスタル部5が下側にクロム−銅合金[15、
その上に銅ff16を薄膜蒸着した構造である。このク
ロム−銅合金層15はクロムと銅を当初から一緒に蒸着
するか、あるいはクロムと銅をそれぞれ別々に蒸着した
後にアニールして合金化する方法等により形成すること
ができる。In this second embodiment, the wiring 4 on the pan cage board 2
As in Example 1, the chromium layer 10. It consists of a thin film vapor deposited layer of copper scraps 1 and 1203 layers of chromium scraps, and the pedestal part 5 for bump bonding on top of these is a chromium-copper alloy [15,
It has a structure in which a thin film of copper FF16 is deposited thereon. This chromium-copper alloy layer 15 can be formed by depositing chromium and copper together from the beginning, or by depositing chromium and copper separately and then annealing them to form an alloy.
本実施例2によれば、銅層16が半田に濡れ易い」二に
、クロム−銅合金層15が半田食われ防止の役目を果た
すので、高信頼性で寸法精度の良い半田バンプ接合が可
能である。According to the second embodiment, the copper layer 16 is easily wetted by solder.Secondly, the chromium-copper alloy layer 15 serves to prevent solder from being eaten away, making it possible to perform solder bump bonding with high reliability and good dimensional accuracy. It is.
[実施例3]
第4図は本発明による半導体装置の他の実施例を示して
いる。[Embodiment 3] FIG. 4 shows another embodiment of the semiconductor device according to the present invention.
この実施例はバツケージ基板1上に複数個のペレノ)7
a、7bをフェイスダウンボンディングにより接合した
マルチチップ型の半導体装置であるが、本発明はこのよ
うな構造においても極めて有用である。In this embodiment, a plurality of perenos) 7 are mounted on the bag cage board 1.
Although this is a multi-chip type semiconductor device in which parts a and 7b are bonded together by face-down bonding, the present invention is extremely useful even in such a structure.
[効果]
(])、フェイスダウンポンディングによりペレットを
接合するパッケージ基板上の配線が、パフケージ基板上
のクロム層と、該クロム層上の銅屑と、該銅層上のクロ
ム層とからなる薄膜多層配線であることにより、高い寸
法精度を得ることができる。[Effect] (), The wiring on the package substrate that connects the pellets by face-down bonding consists of a chromium layer on the puff cage substrate, copper scraps on the chromium layer, and a chromium layer on the copper layer. By using thin film multilayer wiring, high dimensional accuracy can be obtained.
(2)、前記fl)の薄膜多層配線、特にチタン層の介
在により、配線とパッケージ基板との密着接合性が極め
て良好となる。(2) Due to the thin film multilayer wiring of fl) above, especially the interposition of the titanium layer, the adhesive bonding between the wiring and the package substrate becomes extremely good.
(3)、前記(1)の薄膜多層配線、特に銅層により低
抵抗の配線が得られる。(3) Low-resistance wiring can be obtained by using the thin film multilayer wiring described in (1) above, especially the copper layer.
(引、配線とペレットとの接合用のペデスタル部がクロ
ム層と#pI屑との多層またはクロムと銅の合金層から
なることにより、半田への濡れ性を向上させることがで
きる。(Secondly, by forming the pedestal portion for joining the wiring and the pellet with a multilayer of a chromium layer and #pI scraps or an alloy layer of chromium and copper, wettability to solder can be improved.
(5)、前記(4)のペデスタル部により、半田による
食われを防止することができる。(5) The pedestal portion described in (4) above can prevent erosion by solder.
(6)、前記14)、+5)により、高い信頼性のフェ
イスダウンボンディングを行うことができる。(6), 14), and +5) allow highly reliable face-down bonding.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を造塩しない範囲で種々変更可能
であることはいうまでもない。Although the invention made by the present inventor has been specifically explained based on Examples above, the present invention is not limited to the above Examples, and it is possible to make various changes without departing from the gist of the invention. Not even.
たとえば、ペデスタル部はその下層側の銅層またはクロ
ム−銅合金層の下側にクロム層を介在させた3層以上の
多層薄膜構造として形成することもできる。For example, the pedestal part can be formed as a multilayer thin film structure of three or more layers with a chromium layer interposed below the copper layer or chromium-copper alloy layer below the pedestal part.
また、配線またはペデスタル部の薄膜は蒸着以外の方法
で形成してもよいつIn addition, the thin film on the wiring or pedestal portion may be formed by a method other than vapor deposition.
第】図は本発明による半導体装置の一実施例を示す断面
図、
第2図はその配線およびペデスタル部の1つの実施例の
拡大部分断面図、
第3図は配線およびペデスタル部の伯の実施例を示す拡
大部分断面図、
第4図は本発明による半導体装置の他の実施例を示す拡
大部分断面図である。
1・・・パッケージ基板、2・・・内部配線、3・・・
リードピン、4・・・配線、5・・・ペデスタル部、6
・・・半田ハンプ、7.7a、7b・・・ヘレソト、8
・・・封止剤、9・・・キャップ、10・・・クロム層
、11・・・銅屑、12・・・クロム層、13・・・銅
層、14・・・クロム層、15・・・クロム−銅合金層
、16・・・銅層。
第 1 図
第 2 図
第 3 図
第 4 図FIG. 2 is an enlarged partial sectional view of one embodiment of the wiring and pedestal portion of the semiconductor device according to the present invention; FIG. FIG. 4 is an enlarged partial sectional view showing another embodiment of the semiconductor device according to the present invention. 1...Package board, 2...Internal wiring, 3...
Lead pin, 4... Wiring, 5... Pedestal part, 6
...Solder hump, 7.7a, 7b...Heresoto, 8
...Sealant, 9...Cap, 10...Chromium layer, 11...Copper scrap, 12...Chromium layer, 13...Copper layer, 14...Chromium layer, 15. ...Chromium-copper alloy layer, 16...Copper layer. Figure 1 Figure 2 Figure 3 Figure 4
Claims (1)
ケージ基板上の配線に接合する半導体装置において、配
線が、パッケージ基板上のクロム層と、該クロム層上の
銅層と、該銅層上のクロム層とからなる薄膜多層配線で
あることを特徴とする半導体装置。 2、フェイスダウンボンディングによりペレットをパッ
ケージ基板上の配線に接合する半導体装置において、配
線とベレソ1〜の接合用のペデスタル部が、クロム層と
銅層との多層薄膜またはクロムと銅の合金層薄膜よりな
ることを特徴とする半導体装置。 3、配線が、パッケージ基板上のクロム層と、該りvJ
X層上の銅層と、該銅層上のクロム層とからなる薄膜多
層配線であることを特徴とする特許請求の範囲第2項記
載の半導体装置。[Claims] 1. In a semiconductor device in which a pellet is bonded to wiring on a package substrate by face-down bonding, the wiring connects a chromium layer on the package substrate, a copper layer on the chromium layer, and a copper layer on the copper layer. A semiconductor device characterized in that it is a thin film multilayer interconnection consisting of a chromium layer. 2. In a semiconductor device in which a pellet is bonded to wiring on a package substrate by face-down bonding, the pedestal portion for bonding the wiring and vereso 1 to is a multilayer thin film of a chromium layer and a copper layer or an alloy layer thin film of chromium and copper. A semiconductor device characterized by the following. 3. The wiring is in contact with the chromium layer on the package substrate vJ
3. The semiconductor device according to claim 2, wherein the semiconductor device is a thin film multilayer interconnection consisting of a copper layer on the X layer and a chromium layer on the copper layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127630A JPS6020521A (en) | 1983-07-15 | 1983-07-15 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127630A JPS6020521A (en) | 1983-07-15 | 1983-07-15 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020521A true JPS6020521A (en) | 1985-02-01 |
Family
ID=14964837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127630A Pending JPS6020521A (en) | 1983-07-15 | 1983-07-15 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020521A (en) |
-
1983
- 1983-07-15 JP JP58127630A patent/JPS6020521A/en active Pending
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