JPS60205759A - デ−タ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、音声情報データ等のディジタルデータを処理
するデータ処理方式に関する。

背景技術 例えば近時提案されている５ＷＳＤ（Ｓｔｉｌｌｗｉｔ
ｈ　Ｓｏｕ、ｔＬｔｌ　ａｎｔｉ　Ｄａｔａ）　’／７
．テムにおいては次の如きディジタルデータの処理が行
なわれている。

すなわち、時間軸圧縮された音声情報を含むディジタル
データ、文字情報を含むディジタルデータ等が時間軸上
の並び換えすなわちインタリーブを施されたのち、１つ
のブロック毎に完結する誤り訂正符号となるような冗長
ビットを付加される。

との誤シ訂正符号化処理されたディジタルデータとこの
ディジタルデータの挿入開始位置を示すディジタルスタ
ートコード等からなるコントロールコードとがビデオフ
瀘−マノド信号の所望ブロックに挿入される。尚、残余
ブロックに画１項情報が挿入されることもある。

５ＷＳＩ）システムにおいては以上の如き処理によ−〕
て得られたビデオフォーマット信号を記録媒体に記録し
、再生に際して記録媒体から得られたディジタルデータ
の誤り削正及びインタリーブによ、って並び換えられた
配列順序を尤に戻すインタリーブをなすと共に音−声１
’ｉ’ｆ報の時１１１卜１＋１１伸長を１１な−〕て静
市画ｉＱ生時の１′Ｓ声として２４字山川ると同時にコ
ンピー・−一夕等の機器に文字情報等をａむディジタル
データの送出ができるようになっている。

かかるＳ〜Ａｌｌ５Ｉ）システムにおいてディジタルデ
ータの誤り訂正及びディインタリーブは誤り訂正符号及
びインタリーブが完結しているネで１号ブロック１１」
にメモリに吉き込んだのち行なわれる。杓号グロックは
、第１図に示す如くディジタルデータに対応するデータ
ワード及び誤り７ｉｊ市ね号からなる検査ワードをＸ方
向に１２ワード、Ｙ方向に６ワード、Ｚ方向に１：３ワ
ードの如く３次元的配列をなすことによって形成されて
いる。この符号ブロックのＸ　Ｈ向、”ＪＪ向、Ｚ方向
のうちの１方向のみ、２方向又は３方向に冗長ビットす
なわち検査ワードを付加することにより符号ブロックが
形成されるのであるが、その様子を第２図（ａ）〜（ｄ
）に示す。

すなわち、第２図（α）は、検査ワードがいずれの方向
においても付加されない場合を示し、第２図（５）は、
Ｚ方向においてのみ２ワードからなる検査ワード群Ｂ、
を有する符号ブロックＡ１を示し、第２図（Ｃ）は、Ｘ
、Ｚ方向において２ワードからなる検査ワード群Ｂ１を
有する符号ブロックＡ２を示し、第２図（ｄ）は、Ｘ、
Ｙ、Ｚ方向において２ワードからなる検査ワード群Ｂ５
を有する符号ブロックＡ５を示している。

ここで、検査ワードなしの符号ブロックをＡ。とすれば
、符号ブロックＡ。を除く他のブロックＡ１〜Ａ３は誤
り訂正能力レベルがそれぞれ異なる訂正処理を施すこと
ができることとなる。

以上の如く３次元的に配列されたワードからなりかつ訂
正レベルによって符号構成法の異なる符号フロックの誤
り訂正及びディインタリーブ等の処理をなすためにメモ
リを使用する場合にはアドレス制御の手順が複雑になる
のでマイクロ７０ロセツサによってアドレス制御をなす
ことが考えられる。かかる場合にはアドレス制御に要す
る時間を短くしてマイクロゾロセッサを他の制御にも使
用できるようにすることが望ましい。

発明の概要 本発明の目的は、データの処理に使用するメモリのアド
レス制御をなすプこめに要する時間を短縮することがで
きるデータ処理方式を提供することである。

本発明によるデータ処理方式は、Ｘ、Ｙ、Ｚの各方向に
よって画定される３次元空間に３次元的に配列された複
数の記憶位置を有する記憶手段を形成しこの記憶手段に
複数のデータを書き込んだのち所定の処理を行なう方式
であって、Ｘ、Ｙ、Ｚの各方向において格納できるデー
タ数が２の東となるよ゛うに記憶手段を形成することを
特徴としている。

実　施　例 以下、本発明の実施例につき第３図乃至第８図を参照し
て詳細に説明する。

第３図において、ビデオディスクプレーヤ（図示せず）
等から出力されたビデオフォーマ７）信号がデータ抜取
回路１に供給されている。データ抜取回路ｌは、例えば
ビデオフォーマット信号のにデスタルレベルとデイノタ
ル信号が挿入されている区間の正側ピークレベルとの中
間のレベルでビデオフォーマ多ト信号をスライスしてデ
ィジタルデータを抜き出すと同時にコントロールコード
を検知して分離する構成となっている。このデータ抜取
回路ｌよりディジタルデータが例えば８０２．５ＫＢ／
Ｓの転送速度で所定数ビットずつ送出されてデータバス
２を介して大容量・マッファメモリ３のデータ入力端子
に印加される。大容量ノＺツファメモリ３は、第４図に
示す如＜９３６ワ一ド分のデータワード及び検査ワード
からなる符号ブロックを１４０個格納できるだけの記憶
容量すなわち１２８にバイト分のデータが格納できる記
憶容量を有している。また、データ抜取回路ｌよシ出力
されたコントロールコードは制御回路４に供給される。

制御回路４は、例えばマイクロコ／ピーータで形成され
ており、コントロールコードをデコードして各部を制御
するためのデータ及び指令を出力する。

大容量バッファメモリ３にはアドレスコントローラ５．
１４＋アドレスバス６及びコントロールパス７を介して
アドレス指定用のデータ及びモードを指令する信号が供
給される。アドレスコントローラ５には制御回路４より
コントロールバス８を介して■き込み開始指令及び読み
出し開始指令が供給サレる。アドレスコントローラ５は
、′？すき込み開始指令が供給されたとき大容１１１バ
ッファメモリ３が州き込みモードとなるように書き込み
モード指令信号を出力すると同時に記憶位置が所定の順
序で順次変化するようにアドレス指定用のデータを変化
させ、読み出し開始指令が供給されたときは大容量バッ
ファメモリ３が読み出しモードとなるように読み出しモ
ード指令信号を出力すると同時にアドレス指定用のデー
タを１１１き込みモード時と同様に変化させてインタリ
ーブ及び誤り訂正符号が完結しているブロック毎にディ
ジタルデータの１ｒルみ出しがなされるように構成され
ている。大容量バッファメモリ３から読み出された１ブ
ロック分のデータは、データ７Ｎス９を介して例えば８
．０２、．５Ｋ　Ｂ／Ｓの転送速度でサブバッファメモ
１月１０に供給される。サブバッファメモ１月０は、第
５図に示す如＜　ｘ、ｙ、ｚの各方向において格納でき
るワード数がそれぞれ２４　、２５　、２４となるよう
に３次元的に配列された複数の記憶位置を有している。

このザブバッファメモＩＪ　１０に大容量ノ々ノファメ
モ１ノ３より１洸み出された１ブロック分のデータが第
５図に斜線で示す如く書き込まれるように制御回路４よ
りコントロール・ぐス１１を介して書き込みモード指令
信号がサブバッファメモリ１０に供給され勉同時にアド
レス信号発生回路１２よりアドレス指定用のデータがア
ドレス／＜ス１３を介してサブノ々ツファメモＩＪ　１
０に供給される。

アドレス信号発生回路１２には制御回路４のアドレスバ
ス１４上のデータをサブ、＜ラフアメモリの朋き込みモ
ード時にラッチするように構成されたＸ方向、Ｙ方向及
びＺ方向書き込みアドレスラッチ回路１２１Ｚ　、１２
ｂ及び１２Ｃと、制御回路４のアドレスバス１４上のデ
ータをサブバッファメモリの読み出しモード時にラッチ
するように構成されたＺ方向、Ｙ方向及びＸ方向読み出
しアドレスラッチ回路１２Ｌ′１．。

１２ｇ及び＋２ｆとが設けられている。そして、これら
Ｘ方向、Ｙ方向及びＺ方向用き込みアドレスラッチ回路
１２ａ、１２１！ｌ及び１．２Ｃの各出力とＺ方向、Ｙ
方向及びＸ方向読み出しアドレスラッチ回路１２！Ｏｔ
、１２Ｃ及び１２／の各出力とがＩＪＪ換え回路＋２９
によって択一的にアドレスバス１：つに送出される。切
換え回路＋２ｙは制御回路４よりコントロールバス１１
十に送出される■注込みモード指令信号及び。ダＣみ出
しモード指令信号によって信号１Ｊ換えをなず構成とな
っている。

サブバッファメモリｌ（＋への１ブロック分のデータの
膚き込みが終了するとｆｌｔｌｌ　、ｌ１１１回路４よ
りコントロールパス１５を介して訂正レベルを指定する
指令及び訂正開始指令が誤り泪１１：、回路１６に供給
される。

そうすると、誤り訂正回路１６はアドレスバス１７を介
してアドレス指定用データをサブ／（ソファメモ１月（
）に供給し、データバス１８を介してサブバッファメモ
１月０とデータの授受を行ないつつ指定された訂正レベ
ルでの誤り訂正を行なう。サブ・マッファメモＩＪ　１
０に記憶されているデータの誤り訂正が終了したとき誤
り訂正回路１６はコントロー？し・くス■５を介して制
御回路４に訂正終了信号を送出する。

そうすると、制御回路４よりコントロール・マス１１を
介して読み出しモード指令信号がサブ・くソファメモ１
月０に供給されると同時にサブバッファメモリ托に１き
込まれたデータのディインタリープをなしつつ読み出し
がなされるように制御回路４よリアドレスバス１４にデ
ータが送出される。サブバッファメモ１月０より読み出
されたデータが誤り訂正及びディインタリープがなされ
たディジタルデータとして例えば１２ＫＢ／Ｓの転送速
度で送出される。

以上の構成において、制御回路４は、ゾロセッサ、Ｉ％
ＡＭ（ｌ（、ａｎｃｔｏｒｙＬＡｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ）　、　ＲＯＭＣＲ，ｅａｄ　０ｎｌｙ　Ｍｅｍｏ
ｒｙ）等で形成されておシ、ＲＯＭに予め格納されてい
るプログラムに従って動作するプロセッサによって次の
如き処理がなされる。すなわち、サブノぐラフアメモリ
からのデータの読み出し時においてサブバッファメモリ
ＩＯに供給されるアドレス指定用のデータを格納するレ
ジスタ（以１、データポインタと称す）内のデータにお
けるＹ方向の記憶位置を指定するためのビット（以下、
Ｙ方向用ビットと称す）が初期設定される（第６図８１
）。次いで、Ｙ方向カウンタとして用いられるレジスタ
（以−ト、Ｙ方向カウンタと称す）に９１号ブロックの
Ｙ方向のデータワード数ＣＹがロードされる（同図８２
）。次いで、データポインタ内のデータにおけるＸ方向
の記憶位置を指定するためのビット（以Ｆ、９＜方向用
ビットと称す）が初期設定される（同図ｓ３）。次いで
、Ｘ方向カウンタとして用いられるレジスタ（以Ｆ１Ｘ
方向カウンタと称す）に符号ブロックのＸ方向のデータ
ワード数ＣＸがロードされる（同図８４）。

次いでλデータ４？インタ内のデータにおけるＺ方向の
記憶位置を指定するためのビット（以下、Ｚ方向用ビッ
トと称す）が初期設定される（同図８５）次いで、Ｚ方
向カウンタとして用いられるレジスタ（以下、Ｚ方向カ
ウンタと称す）に杓号ブロックの２方向のデータワード
数ＣＺがロードされる（同図ｓ６）。次いで、データポ
インタ内のデータが制御回路４のアドレスバス■４に送
出されるようにデータポインタ内のデータによって指定
される記憶位置のデータをロードする命令が実行される
（同図８７）。次いで、データポインタ内のデータのＺ
方向用ビットによって形成されるデータがインクリメン
トされて１つ大きくなる（同図ｓＢ）。

次いで、Ｚ方向カウンタのデータがデクリメントされて
１つ小さくなる（同図８９）。そして、このＺ方向カウ
ンタのデータかりになるまで８７〜Ｓ９の処理が繰シ返
される。次いで、データポインタ内のデータのＸ方向用
ビットによって形成されるデータがインクリメントされ
て１つ大きくなる（同図５ｔＯ）。次いで、Ｘ方向カウ
ンタのデータがデクリメントされて１つ小さくなる（同
図８１１）。

そして、とのＸ方向カウンタのデータが「０」になるま
で８５〜８１１の処理が繰り返される。次いで、データ
ポインタ内のデータのＹ方向用ビットによって形成され
るデータがインクリメントされて１つ大きくなる（同図
８１２）。次いで、Ｙ方向カラ／りのデータがデクリメ
ントされて１つ小さくなる（同図８１３）。このＹ方向
カウンタのデータが「０」になるまで８３〜８１３の処
理が繰り返される。

ここで、Ｘ方向、Ｙ方向及びＺ方向書き込みアドレスラ
ッチ回路１２ａ、　１２／）及び１２Ｃにアドレスバス
１４上のデータにおける上位４ビツト、下位４ビツトに
続く３ビツト°及び上位４ビツトがそれぞれラッチされ
るようにこれらＸ方向、Ｙ方向及びＺ方向甲１き込みア
ドレスラッチ回路１２α、１２７１及び＋２Ｃがアドレ
スバス１４に接続されているものとする。また、同様に
Ｚ方向、Ｙ方向及びＸ方向冨シみ出しアドレスラッチ回
路１％、１２ｇ及び１２ｆにはアドレスバス１４上のデ
ータにおける１；位４ピット、下位４ビツトに続く３ビ
ツト及び上位４ビツトがそれぞれラッチされるような接
続がなされているものとする。更に、Ｘ方向、Ｙ方向及
びＺ方向書き込みアドレスラッチ回路Ｉ２σ、１２／ｌ
及び１２（？の出力は岩き込みモード１１！ｉにリノ換
え回路１２ｇの作Ｊ、Ｌｌによってサブバッファメモリ
のアドレス人力の上位４ビツト、上位４ビツトに続く３
ビツト及び上位４ビツトとして出力され、Ｚ方向、Ｙ方
向及びＸ方向読み出しアドレスランチ回路１％、１２ｅ
及び１２／の出力は読み出しモート。

時に切換え回路１２ｇの作用によってサブバッファメモ
リのアドレス入力の上位４ビツト、下位４ビツトに続く
３ビツト及び下位４ビツトとして出力されるようになっ
ているものとする。

そうすると、第８図に示す如きサブ・々ラフアメモリ１
０のメモリマッシ上において、読み出しがなされる記憶
位置は次のように変化する。すなわち、先づ０００番地
からスタートして０３Ｃ番地に移シ、次いで１００番地
に移る。その後、Ｚ方向用ビットによって形成されるデ
ータが０になると、記憶位置は００１番地となる。そし
て、Ｘ方向用ビットによって形成されるデータが０にな
ったときには記憶位置は０１０番地となる。

以上の如きデータ処理装置においては、２方向用ビツト
をプロセッサのアドレス出力の下位４ピントに対応させ
ることができるので、第６図のフローチャートにおいて
実行される回数の多いステノゾＳ８における処理すなわ
ちＺ方向用ビットによって形成されるデータをインクリ
メントするという処理を加算命令ではなく実行時間の短
いインクリメント命令によってなすことができることと
なる。例えばＺｇＱＡというプロセッサにおいては、加
算命令は５バイトで形成されかつ実行時間が７μｓであ
るのに対し、インクリメント命令は２ノ々イトで形成さ
れかつ実行時間が２．’１５１ＬＳとなっている。

１１−って、処理時間の短縮を図ると共にメモリを効率
的に使用することができることとなる。

第８図は、木１ｚ明の他の実施例を示す回路図であり、
アドレス４．Ｉ号発生回路１２のみが示されており、デ
ータ抜取回路１１大容量・マッファメモリ３、制御回路
４、アドレスコントローラ５、サブ・マッファメモリ１
０及び誤り訂正回路１６は第３図の装置と同様に接続さ
れているので省略されている。同図において、制御回路
４より出力された几ｕき込み指令信号及び読み出し指令
信号はＡＮＤ（論理積）ケ゛−１−（］１．Ｕ２の一方
の入力端子にそれぞれ供給される。ＡＮＩ）り−）　Ｕ
、　、（］２の他力の人力＆ｉトｒにはサブバッファメ
モＩＪ　１０におけるデータの書き込み及び読み出しに
同期して発生する／ｆルスが制御回路４より供給される
。ＡＮＤケート０１の出力はＯＲ。

（論理和）ゲートＧ３を介して４ビツトのカウンタ８０
のクロック入力端子に供給される。カウンタ８０は、制
御回路４からの訂正レベルに応じた切換え制御信号によ
ってｌＯ進カウンタ及び１２進カウンタのうちの一方と
同一の動作を行なうように構成されている。このカウン
タ８０の出力データはサブバッファメモリＩＯのアドレ
ス人力の下位４ピツトドして出力される。また、カウン
タ８０のギャリイ出力はカウンタ８１のクロック入力端
子に供給される。

カウンタ８１は、制御回路４からの訂正レベルに応じた
切え制御信号によって４進カウ／り及び６進カウンタの
うちの一方と同一の動作を行なうように構成されている
。このカウンタ８１の出力データは、サブバッファメモ
ＩＪ　ｔｏのアドレス入力の下位４ビツトに続く３ビツ
トとして出力される。また、カウンタ８１のキャリイ出
力はＯＲゲートＧ４を介してカウンタ８２のクロック入
力端子に供給される。カウンタ８２は、制御回路４から
の方正レベルに応じた切換え制御信号によって１１進カ
ウンタ及び１３進カウンタのうちの一方と同一の動作を
行なうように構成されている。このカウンタ８２の出力
データは、サブバッフ−γメモリ１０のアドレス人力の
上位４ビツトとして出力される。また、カラ／り８２の
ギャリイ出力はＯＩＬゲートＧ３を介してカウンタ８０
のクロック入力端ｒ−に供給される。また、ＡＮｌ）ゲ
ート０２の出力はＯＩＬケ９−ト０４を介してカウンタ
８２のクロック入力端子に供給される。

以上の構成において、ザブバッファメモリ１０の、１：
き込みモード１１、−にはデータが■１き込まれる毎に
カウンタ８０のクロック入力端子にノヤルスが供給され
る。そうすると、カウンタ８０がカウントアツプしてＸ
方向の記憶位置が変化する。そして、カウンタ８０のク
ロック入力端子に訂正レベルに応じた値すなわち往刊ブ
ロックのＸ方向のデータワード数に等しい回数だけ・ぐ
ルスが供給されるとカウンタ８０の割数値が０になると
同時にキャリイ出力が発生する。そうすると、カウンタ
８１がカウントアツプしてＹ方向の記憶位置が変化する
。カウンタ８０のキャリイ出力が符号ブロックのＹ方向
のデータワード数に等しい回数だけ発生するとカウンタ
８１の計数値が０になると同時にキャリイ出力が発生す
る。そうするとカウンタ８２がカウントアツプしてＺ方
向の記憶位置が変化する。カウンタ８１のキャリイ出力
が符号ブロックのＺ方向のデータワード数に等しい回数
だけ発生するとカウンタ８２の計数値が０になる。

次にサブバッファメモリＩＯの読み出しモード時にはデ
ータが読み出される毎にカウンタ８２のクロック入力端
子にノ９ルスが供給される。そうする表、カウンタ８２
がカウントアツプしてＺ方向の記憶位置が変化する。そ
して、カウンタ８２のクロック入力端子に符号ブロック
の２方向のデータワード数に等しい回数だけ・ぞルスが
供給されるとカウンタ８２の割数値が０になると同時に
キャリイ出力が発生する。そうすると、カウンタ８０が
カウントアツプしてＸ方向の記憶位置が変化する。以後
、書き込みモード時と同様の動作が生じ、第３図の装置
と同様な作用が得られる。

以上の如き装置においてはアドレス信号発生回路１２の
構成が極めて簡単になっているので、ディインタリーブ
、誤シ訂正等のデータ処理を行なう装置のコストの低減
を図ることができることとなる。

尚、上記実施例においてはザブバッファメモリ１０のｘ
、、ｙ、ｚの各方向において格納できるワード数がそれ
ぞれ２．２．２　であるとしたが、ザブバッファメモリ
１０のＸ、Ｙ、Ｚの各方向において格納できるワード数
は２の免であるならばいずれの数になるようにしてもよ
い。

効　果 以上詳述した如く本発明によるデータ処理方式は、Ｘ、
Ｙ、７．の各方向において格納できるデータの数が２の
蓼となるように形成した記憶手段に複数のデータを■（
４き込んだのち所定の処理を行なうようにしたので、記
憶手段のアドレス制御のための手１１ｉｉにおいてアド
レス指定用のデータを形成するビットのうちの処理され
る回数が最も多いビットを最下位ピントとすることがで
きることとなり、このビットを処理する命令として実行
時間の短い命令を用いて処理時間の短縮を図ることがで
きることになる。また、アドレス指定用のデータの発生
を互いに直列に接続された３つのカウンタと論理ケ・−
トとからなる簡単な回路によって行なうことができるの
で、データ処理用の装置の回路規模を小さくして製造コ
ストの低減を図ることができる゛という効果も得られる
のである。

【図面の簡単な説明】

第１図及び第２図は、処理すべきデータの配列の一例を
示す図、第３図は、本発明に基づくデータ処理装置を示
すブロック図、第４図は、第３図の装置における犬等量
バッファメモリ３の記憶容量を示す図、第５図は、第３
図の装置におけるサブバッファメモリ１０の構成を示す
図、第６図は、第３図の装置の動作を示すフローチャー
　ト、第７図は、サブバッファメモリ１０のメモリマッ
グを示す図、第８図は、本発明の他の実施例を示す回路
ブロック図である。 主要部分のね号の説明 ４・・・制６１１１回路 ＩＯ・・・サブバッファメモリ １２・・・アドレス信号発生回路 出願人　・ぐ１オ二ア株式会社 代理人　弁理士藤利冗彦 図面の浄書（内容に変更なし） ＃７（！ｌ ＃ε閏 手続’１１１１　ＪＬＬ　ｒ！１（／Ｊ：１Ｋ）１．事
件の表示 １１１１相５９年１乳’Ｉ　Ｉｆず１第Ｏｆ：３２６　
’ｌ　０月２、光用の名称 データ処理／Ｊ（（ ３、？ｉｌｉ正をする者 串イ′１との関係　ｑ棺、り出願人 ｆＪ　所　東京都目黒区１目１黒１−Ｊ’１−１１　’
１番１弓名　称　（！ｊ０１）バイオ−ノア４ｘ式会社
４、代理人　〒Ｈ）／１

Claims (1)

1. 【特許請求の範囲】 （ｔ）　Ｘ、Ｙ、Ｚの各方向によって画定される３次元
   空間に３次元的に配列された複数の記憶位置を有する記
   憶手段を形成し、所定の規則に従って変化するアドレス
   情報によって順次指定される前記記憶手段における各記
   憶位置に所定の順序で配列さｔた複数のデータを１デー
   タずつ順次■°き込んだのち所定の処理を行なうデータ
   処理方式であって、前記Ｘ、Ｙ、Ｚの各方向において格
   納できるデータ数が２の幕となるように前記記憶手段を
   形成することを特徴とするデータ処理方式。 （２）前記所定の処理は、前記比１．は手段に書き込ま
   れた前記複数のデータを前記所定の規則と異なる規則で
   変化するアドレス情報によって１データずつ順次、ｏ°
   シみ出してｎ＋シみ出した順に配列することによって前
   記複数のデータの配列順序を変更するデータの配列順序
   の変更処理であることを特徴とする特許請求の範囲第１
   項記載のデータ処理方式。