JPS60205892A - アドレス情報信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、アドレス情報信号発生回路に関し、特に所定
のデータ処理を行なうためのメモリに供給されるアドレ
ス情報信号を発生する回路に関する。

背景技術 例えば、近時提案されているＳＷ８　Ｄ　（Ｓｔｉｌｌ
　ｗｉｔｈＳｏｕｎｄ　ａｎｄ　Ｄａｔａ　）システム
においては次の如きディジタルデータの処理が行なわれ
ている。す々わち、時間軸圧縮された岳吉欅報を含むデ
ィジタルデータ、文字情報を含むディジタルデータ等が
時間軸上の並び換えすなわちインタリープを施されたの
ち、１つのブロック毎に完結する誤り訂正符号となるよ
うな冗長ピットを付加される。との誤シ訂正符号化処理
されたディジタルデータとこのディジタルデータの挿入
開始位置を示すディジタルスタートコード等からなるコ
ントロールコードとがビデオフォーマット信号の所望ブ
ロックに挿入される。尚、残余ブロックに画像情報が挿
入されることもある。

５ＷＳＤシステムにおいては以上の如き処理によって得
られたビデオフォーマット信号を記録媒体に記録し、再
生に際して記録媒体から得られたディジタルデータの誤
シ訂正及びインタリープによって並び換えられた配列順
序を元に戻すインタリープをなすと共に音声情報の時間
軸伸長を行なって静止画再生時の音声として導出すると
同時にコンビーータ等の機器に文字情報等を含むディジ
タルデータの送出ができるようになっている。

かかる５ＷＳＤシステムにおいてディジタルデータの誤
シ訂正及びディインクリープは誤シ訂正符号及びインタ
リープが完結している符号ブロック毎にメモリに書き込
んだのち行なわれる。符号ブロックは、第１図に示す如
くディジタルデータに対応するデータワード及び誤り訂
正符号からなる検査ワードをＸ方向に１２ワード、Ｙ方
向に６ワード、Ｚ方向に１３ワードの如く３次元的配列
をなすことによって形成されている。この符号ブロック
のＸ方向、Ｙ方向、Ｚ方向のうちの１方向のみ、２方向
又は３方向に冗長ビットすなわち検査ワードを付加する
ことにより符号ブロックが形成されるのであるが、その
様子を第２図（ａ）〜（ｄ）に示す。すなわち、第２図
（ａ）は、検査ワードがいずれの方向においても付加さ
れてない場合を示し、第２図（ｂ）は、Ｚ方向において
のみ２ワードからなる検査ワード群Ｂ１を有する符号ブ
ロックＡ１を示し、第２図（Ｃ）は、Ｘ、Ｚ方向におい
て２ワードからなる検査ワード群Ｂ１を有する符号ブロ
ックＡ２を示し、第２図（ｄ）は、Ｘ、Ｙ、Ｚ方向にお
いて２ワードからなる検査ワード群Ｂ、を有する符号ブ
ロックＡ３を示している。ここで、検査ワードなしの符
号ブロックをＡ。とすれば、符号ブロックＡ。を除く他
のブロックＡ０〜Ａ３は誤り訂正能力レベルがそれぞれ
異なる訂正処理を施すことができることとなる。

以上の如く３次元的に配列されたワードからなシかつ訂
正レベルによって符号構成法の異なる符号ブロックの誤
シ訂正及びディインタリープ等の処理をなすだめのメモ
リに供給されるアドレス情報信号を発生する従来のアド
レス情輯信号発生回路を第３図に示す。

第３図において、書き込みモード時には読み出しカウン
タ３０によって１ずつ変化するデータが得られ選択回路
３１を介してアドレス情報信号として出力される。読み
出しモード時には読み出しカウンタ３２の出力データに
よって指定されたＲＯＭ３３内の記憶位置に予め格納さ
れているデータが読み出されたのち全加算器３４によっ
て読み出しカウンタ３２の出力データと加算される。こ
の加算によって得られたデータが選択回路３１を介して
アドレス情報信号として出力される。

以上の如き従来のアドレス情報信号発生回路は、ＲＯＭ
等を含む複雑な構成となっているので、メモリを使用し
てデータ処理を行なうデータ処理装置等の回路規模が大
きくなって製造コストが高くなるという不都合があった
。

発明の概要 そこで、本発明の目的は簡単な構成のアドレス情報信号
発生回路を提供することである。

本発明によるアドレス情報信号発生回路は、入力信号に
応じて計数値が変化してこの計数値がそれぞれｌ、ｍ、
ｎ　（Ｌ、ｙｎ、ｎは自然数）に達したとき所定値到達
信号を各々出力する３つの計数手段を互いに直列に接続
し、これら３つの計数手段のうちのモードに応じた１つ
がトリガされるようにした構成となっている。

実施例 以下本発明の実施例につき第４図及至第６図を参照して
詳細に説明する。

第４図において、ビデオディスクプレーヤ（図示せず）
等から出力されたビデオフォーマット信号がデータ抜取
回路１に供給されている。データ抜取回路１は、例えば
ビデオフォーマット信号のペデスタルレベルとディジタ
ル信号が挿入されている区間の正側ピークレベルとの中
間のレベルでビデオフォーマット信号をスライスしてデ
ィジタルデータを抜き出すと同時にコントロールコード
を検知して分離する構成となっている。このデータ抜取
回路１よシディジタルデータが例えば８０２．５ＫＢ／
Ｓの転送速度で所定数ビットずつ送出されてデータバス
２を介して大容量バッファメモリ３のデータ入力端子に
印加される。大容量バッファメモリ３は、第５図に示す
如く９３６ワ一ド分のデータワード及び検査ワードから
なる符号ブロックを１４０個格納できるだけの記憶容量
すなわち１２８にバイト分のデータが格納できる記憶容
量を有している。また、データ抜取回路１より出力され
たコントロールコードは制御回路４に供給される。制御
回路４は、例えばマイクロコンビーータで形成されてお
り、コントロールコードをデコードして各部を制御する
ためのデータ及び指令を出力する。

大容量バッファメモリ３にはアドレスコントロー　ラ５
　ヨり　７　）”レスバス６及びコントロールバス７を
介してアドレス指定用のデータ及びモードを指令する信
号が供給される。アドレスコントローラ５には制御回路
４よりコントロールバス８を介して書き込み開始指令及
び読み出し開始指令が供給される。アドレスコントロー
ラ５は、書き込み開始指令が供給されたとき大容量バッ
ファメモリ３が書き込みモードとなるように書き込みモ
ード指令信号を出力すると同時に記憶位置が所定の順序
で順次変化するようにアドレス指定用のデータを変化さ
せ、読み出し開始指令が供給されたときは大容量バッフ
ァメモリ３が読み出しモードとなるように読み出しモー
ド指令信号を出力すると同時にアドレス指定用のデータ
を書き込みモード時と同様に変化させてネンクリープ及
び誤シ訂正符号が完結しているブロック毎にディジタル
デー゛りの読み出しがなされるように構成されている。

大容量バッファメモリ３から読み出された１ブロック分
のデータは、データバス９を介して例えば、８０２、５
　ＫＢ／Ｓの転送速度でサブバッファメモリ１０に供給
される。サブバッファメモリ１０は、第６図に示す如（
Ｘ、Ｙ、Ｚの各方向において格納できるワード数がそれ
ぞれ２４．２３．２４となるように３次元的に配列され
た複数の記憶位置を有している。このサブバッファメモ
リ１０に大容量バッファメモリ３よシ読み出された１ブ
ロック分のデータが第６図に斜線で示す如く書き込まれ
るように制御回路４よりコントロールバス１１を介して
書き込みモード指令信号ａ及びサブバッファメモリ１０
をアクセスするパルスｂがサブバッファメモリ１０に供
給されると同時に本発明によるアドレス情報信号発生回
路１２よりアドレス指定用のデータがアドレスバス１３
を介してサブバッファメモリ１０に供給される。

アドレス情報信号発生回路１２には制御回路４よシコン
トロールバス１１に送出される書き込みモード指令信号
ａ１パルスｂ１読み出しモード指令信号Ｃ等が供給され
る。このアドレス情報信号発生回路１２において、書き
込みモード指令信号ａ及び読み出しモード指令信号Ｃは
ＡＮＤ（論理積）ゲートＧ１、Ｇ２の入力端子にそれぞ
れ供給される。ＡＮＤゲートＧ、、Ｇ２の他方の入力端
子にはパルスｂが供給される。ＡＮＤゲートＧ１の出力
はＯＲ（論理和）ゲートＧ３を介して４ビツトのカウン
タ１２ａのクロック入力端子に供給される。カウンタ１
２ａは、制御回路４からの訂正レベル一応じた切換え制
御信号によって、１ｏ進カウンタ及び１２進カウンタの
うちの一方と同一の動作を行なうように構成されている
。このカウンタ１２ａの出力データはサブバッファメモ
リ１ｏのアドレス入力の下位４ビツトとして出力される
。また、カウンタ１２ａのキャリイ出力はカウンタ１２
ｂのクロック入力端子に供給される。カウンタ１２ｂは
、制御回路４からの訂正レベルに応じた切換え制御信号
によって４進カウンタ及び６進カウンタのうちの一方と
同一の動作を行なうように構成されている。このカウン
タ１２ｂの出、カデータは、サブバッファメモリ１０の
アドレス入力の下位４ビットに続く３ビツトとして出力
される。また、カウンタ１２ｂのキャリイ出力はＯＲゲ
ートＧ４を介してカウンタ１．２Ｃのクロック入力端子
に供給される。カウンタ１２Ｃは、制御回路４からの訂
正レベルに応じた切換え制御信号によって１１進カウン
タ及び１３進カウンタのうちの一方と同一の動作を行な
うように構成されている。このカウンタ１２Ｃの出力デ
ータは、サブバッファメモリ１０のアドレス入力の上位
４ビツトとして出力される。また、カウンタ１２Ｃのキ
ャリイ出力は、ＯＲゲートＧ３を介してカウンタ１２ａ
のクロック入力端子に供給される。また、ＡＮＤゲート
Ｇ、の出力はＯＲゲートＧ４を介してカウンタ１２Ｃの
クロック入力端子に供給される。

サブバッファメモリ１０への１ブロック分のデータの書
き込みが終了すると制御回路４よシコントロールバス１
５を介して訂正レベルを指定する指令及び誤正開始指令
が誤り訂正回路１６に供給される。そうすると、誤シ訂
正回路１６はアドレスバス１７を介してアドレス指定用
データをサブバッファメモリ１０に供給し、データバス
１８を介してサブバッファメモリ１０とデータの授受を
行表いつつ指定された訂正レベルでの誤シ訂正を行なう
。サブバッファメモリ１０に記憶されているデータの誤
り訂正が終了したとき誤り訂正回路１６はコントロール
バス１５を介して、制御回路４に訂正終了信号を送出す
る。そうすると、制御回路４よりコントロールバス１１
に読み出しモード指令信号Ｃ及びパルスｂが送出されて
サブバッファメモリ１０からのデータの読み出しが開始
される。サブバッファメモリ１０より読み出されたデー
タが誤り訂正及びディインタリープがなされたディジタ
ルデータとして例えば１２ＫＢ／Ｓの転送速度で送出さ
れる。

以上の構成において、サブバッファメモリ１０のアドレ
ス入力の下位４ビツトによってＸ方向における記憶位置
が指定されかつこのアドレス入力の下位４ビツトに続く
３ビツトによってＹ方向における記憶位置が指定されか
つアドレス入力の上位４ビツトによってＺ方向における
記憶位置が指定されるようになっているものとする。そ
うすると、サブバッファメモリ１０の書き込みモード時
にはデータが書き込まれる毎にカウンタ１２ａのクロッ
ク入力端子にパルスが供給される。そうすると、カウン
タ１２ａがカウントアツプしてＸ方向の記憶位置が変化
する。そして、カウンタ１２ａのクロック入力端子に訂
正レベルに応じた値すなわち符号ブロックのＸ方向のデ
ータワード数に等しい回数だけパルスが供給されるとカ
ウンタ１２ａの計数値が０になると同時にキャリイ出力
が発生する。そうすると、カウンタ１２ｂがカウントア
ツプしてＹ方向の記憶位置が変化する。カウンタ１２ｂ
のキャリイ出力が符号ブロックのＹ方向のデータワード
数に等しい回数だけ発生するとカウンタ１２ｂの計数値
がＯになると同時にキャリイ出力が発生する。そうする
とカウンタ１２ＣがカウントアツプしてＺ方向の記憶位
置が変化する。

カウンタ１２ｂのキャリイ出力が符号ブロックのＺ方向
のデータワード数に等し゛い回数だけ発生するとカウン
タ１２Ｃの計数値が０になる。

次にサブバッファメモリ１０の読み出しモード時にはデ
ータが読み出される毎にカウンタ１２Ｃのクロック入力
端子にパルスが供給される。そうすると、カウンタ１２
ＣがカウントアツプしてＺ方向の記憶位置が変化する。

そして、カウンタ１２Ｃのクロック入力端子に符号ブロ
ックのＺ方向のデータワード数に等しい回数だけパルス
が供給されるとカウンタ１２Ｃの計数値が０になると同
時にキャリイ出力が発生する。そうすると、カウンタ１
２ａ・がカウントアツプしてＸ方向の記憶位置が変化す
る。以後、書き込みモード時と同様の動作がなされてデ
ータの配列順序が元に戻るような並べ換えがなされる。

効果 以上詳述した如く本発明によるアドレス情軸信号発生回
路は、３つのカウンタを巧みに利用した簡単な構成とな
っているので、メモリを使用してデータ処理を行なうデ
ータ処理装置の回路規模を小さくして製造コストの軽減
を図ることができることとなる。

【図面の簡単な説明】

第１図及び第２図は、データの配列の一例を示す図、第
３図は、従来のアドレス情報発生回路を示す図、第４図
は、本発明によるアドレス情報発生回路を含むデータ処
理装置を示す回路ブロック図、第５図は、第４図の装置
における大容量バッファメモリ３の記憶容量を示す図、
第６図は、第４図の装置におけるサブバッファメモリ１
０の構成を示す図である。 主要部分の符号の説明 １２ａ、１２ｂ、１２Ｃ・−・−・・カウンタ出願人　
パイオニア株式会社 代理人　弁理士　藤村元彦 図面の浄書（内容に変更なし） 算、１図 第３図 ＪＩ−，６区 ４ 手続？ｍｍ自書方式） １、事件の表示 昭和５９年特許願第０６２６２５号 ２、発明の名称 アドレス情報信号発生回路 ３、補正をする者 事件との関係　特許出願人 住　所　東京都目黒区目黒１丁目４番１号名　称　（５
０１）パイオニア株式会社４、代理人　〒１０４

Claims (1)

【特許請求の範囲】
1. ｘ、ｙ、ｚの各方向によって画定される３次元空間に前
   記ｘ、ｙ、ｚの各方向において格納できるデータ数が２
   の４と々るように３次元的に配列された複数の記憶位置
   を有する記憶手段における各記憶位置を指定するアドレ
   ス情報信号を発生するアドレス情報信号発生回路であっ
   て、入力信号に応じて計数値が変化して仁の計数値がそ
   れぞれり、ｍ、ｎ　（ｔ、ｍ、ｎは自然数）に達したと
   き所定値到達信号を各々出力しかつ２進数の連続する複
   数桁に順次対応した計数出力端子を有する３つの計数手
   段と、前記３つの計数手段のうちの２つに前記記憶手段
   においてなされるデータの書き込み及び読み出しにそれ
   ぞれ同期して発生する２つの信号を形成して供給する信
   号供給手段とを含み、前記３つの計数手段のうちの最上
   位桁に対応する１つを除く他の２つの計数手段の前記所
   定値到達信号が上位桁側の計数手段に供給されかつ最上
   位桁に対応する計数手段の前記所定値到達信号が最下位
   桁に対応する計数手段に供給されるように前記３つの計
   数手段が互いに接続されかつ前記３つの計数手段の出力
   端子に生ずる各出力信号を前記Ｘ、Ｙ、Ｚの各方向にお
   ける記憶位置を指定するアドレス情報信号として出力す
   ることを特徴とするアドレス情報信号発生回路。