JPS6020608A - 差動増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、差動増幅回路に関するもので、例えば、低
オフセットが要求される差動増幅回路に有効な技術に関
するものである。

〔背景技術〕

差動増幅回路においては、そのペア素子特性のバラツキ
等によって同じ入力電圧を供給しても出力電圧が現れる
というオフセントを持っている。

このような差動増幅におけるオフセット調整回路として
、第１図に示すような回路が考えられる。

この回路は、演算増幅回路を構成する差動トランジスタ
Ｑｌ、Ｑ２のコレクタに設けられた複数の直列抵抗から
なる抵抗回路と、各抵抗素子に並列に設けられたツェナ
ーダイオードとにより構成される。そして、半導体ウェ
ハ上に上記オフセット調整回路を含む演算増幅回路が完
成されたときのブロービング工程において、その測定結
果に従ってプローブから破壊電流を供給して、上記ツェ
ナーダイオードを選択的に破壊（短絡）する。

このようなオフセット調整方法では、次のような問題の
生じることが本願発明者の研究によって明らかにされた
。すなわち、上記のオフセット調整法では、差動増幅回
路の負荷抵抗値をも変化させてしまうため、差動増幅回
路、の平衡がとれなくなってしまう。また、負荷抵抗回
路にトリミング用の回路（パッド、ツェナーダイオード
）が接続されるため増幅特性上好ましくない影響を受け
るものとなる。

〔発明の目的〕

この発明の目的は、増幅動作に悪影響を及ぼすことのな
いオフセット国整を実現した差動増幅回路を提供するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明のｒＲ要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、差動増幅トランジスタのベースにエミッタフ
ォロワトランジスタを介して入力電圧を供給するととも
に、エミッタフォロワトランジスタのエミッタに可変定
電流源を設けてその定電流値を調整してそのベース、エ
ミッタ間電圧を変化させることによってオフセントを相
殺させるようにするものである。

〔実施例〕

第２図には、この発明を演算増幅回路の入力段差動増幅
回路に適用した場合の一実施例の回路図が示されている
。同図の各回路素子は、公知の半導体集積回路の製造技
術によってシリコンのような半導体基板上において形成
される。

この実施例では、差動増幅トランジスタＱｌ。

Ｑ２の共通エミッタは定電流源Ｉと接続される。

また、差動増幅トランジスタＱｌ、Ｑ２のコレクタば、
それぞれ負荷抵抗ＲＬと接続される。そして、差動増幅
トランジスタＱｌ、Ｑ２のベースには、次の入カバソフ
ァ回路が設けられる。

すなわち、入力信号ＶｉｎｌとＶｉｎ２は、それぞれエ
ミッタフォロワトランジスタＱ３．Ｑ４を介して差動増
幅トランジスタＱｌ、Ｑ２のベースに供給される。上記
エミッタフォロワトランジスタＱ３．Ｑ４のエミッタに
は、オフセット調整のために、次の回路が設けられる。

特に制限されないが、所定のバイアス電圧ＶＢを受ける
トランジスタＱ５．Ｑ６と、可変定電流源を構成するた
めのトランジスタＱ７．ＱＢと、直列抵抗８Ｒ−Ｒとが
それぞれ直列形態に設けられる。また、上記各直列形態
の抵抗８Ｒ−Ｒには、それぞれツェナーダイオードＤ１
〜Ｄ３及びＤ４〜Ｄ６がそれぞれ並列形態に設けられる
。これらのツェナーダイオードを選択的に破壊（短絡）
するため、各抵抗の接続点にはバッドＰ１〜Ｐ４及びＰ
５〜Ｐ８がそれぞれ設けられる。上記トランジスタＱ？
、ＱＢのベースには、定電圧Ｖ　ｒｅｆが供給される。

このような抵抗トリミング回路を半導体基板上に形成す
るにあたり、上記エミッタフォロワトランジスタＱ３．
Ｑ４とを比較的大きな間隔をもって形成する場合が多い
。このため、トランジスタＱ５．Ｑ６を設けることによ
って、その配線容量が信号経路に介在して、信号伝達特
性に悪影響を及ぼすのを防止するものである。したがっ
て、エミッタフォロワトランジスタＱ３．Ｑ４と、定電
流源を構成するトランジスタＱ７．ＱＢとを近接して形
成する場合には、上記トランジスタＱ５゜Ｑ６を省略す
るものであってもよい。

この実施例では、上記ツェナーダイオードＤ１〜Ｄ４の
選択的な短絡によりＲ〜１７Ｒまで１７通りの抵抗値を
設定することができる。したがって、（Ｖｒｅｆ　−Ｖ
ｂｅ）　／Ｒ〜（Ｖｒｅｆ　−Ｖｂｅ）　／１７Ｒの定
電流Ｉｆ（Ｉ２）をそれぞれ形成することができる。

今、いずれのツェナーダイオードも短絡されない状態で
は、上記抵抗回路の抵抗値は、１７Ｈに設定される。ま
た、同じ電圧値とされた上記入力電圧Ｖ　ｉｎｌとＶ１
ｎ２を供給して、出力電圧ＶｏｕｔｌとＶｏｕｔ２との
関係がＶｏｕｔｌがＶｏｕｔ２より高くなるようなオフ
セットが生じたときには、言い換えれば、トランジスタ
Ｑ１に流れる電流がトランジスタＱ２に流れる電流より
小さいときには、トランジスタＱ８のエミッタに設けら
れた抵抗回路の抵抗値を小さくするようにツェナーダイ
オードを選択的に短絡する。これにより、電流■２が大
きくなって、エミッタフォロワトランジスタＱ４のベー
ス、エミッタ間電圧Ｖｂｅを大きくして、差動増幅トラ
ンジスタＱ２のベースに供給される入力電圧Ｖｉｎ２を
相対的に他方の入力電圧Ｖ　ｉｎｌより低くする。これ
によりトランジスタＱ２に流れる電流が減少して、上記
再出力電圧ＶｏｕｔｌとＶｏｕｔｌとを等しくさせるこ
とができる。

なお、上記抵抗Ｒの値をその両端に供給される電圧より
十分大きな高抵抗とすることによってこれらの抵抗回路
のみにより実質的な定電流を形成することもできる。こ
の場合には、上記トランジスタＱ７．Ｑ８を省略するこ
とができる。

また、上記トリミング用の抵抗回路は、一方のエミッタ
フォロワトランジスタＱ３又はＱ４側のみに設けるもの
であってもよい。この場合には、トリミングによって形
成される抵抗値の調整範囲内に固定抵抗の抵抗値を設定
しておくことによって両極性のオフセットに対処するこ
とができる。

〔効　果〕

（１）エミッタフォロワトランジスタに可変定電流を流
すことによって形成されたベース、エミッタ間電圧の変
化分により差動増幅トランジスタの実質的な入力電圧を
調整できる。これにより、そのオフセット電圧を相殺さ
せることができるという効果が得られる。

（２）上記オフセット調整のための可変定電流源は、差
動増幅回路の信号経路から分離されているため、オフセ
ント調整回路の寄生容量等が信号に悪影響を及ぼすこと
がないという効果が得られる。

（３）オフセットの調整回路と負荷回路とが分離されて
いるため、オフセット調整によって負荷抵抗が不平衡に
なってしまうことがない。したがって、オフセット調整
によって増幅特性に悪影響を及ぼすことがないという効
果が得られる。

（４）バッファトランジスタＱ７．ＱＢを設けることに
よって、トリミング回路と差動増幅回路との間隔を離し
てもその配線容量等を信号経路に含まれない。したがっ
て、レイアウトの自由度を大きくできるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記抵抗トリ
ミングによるオフセット調整回路としては、ツェナーダ
イオードに代え、ポリシリコン層等で形成されたヒユー
ズ手段を用いるもの等種々の実施形態を採ることができ
る。また、可変定電流源の具体的回路構成は、種々の実
施形態を採ることができるものである。

〔利用分野〕

この発明は、半導体集積回路で構成され、オフセット調
整回路を内蔵する差動増幅回路を含むものに広く利用で
きるものである。

【図面の簡単な説明】

第１図は、この発明に先だって考えられるオフセット調
整回路の一例を示す回路図、 第２図は、この発明の一実施例を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、差動増幅トランジスタＱｌ、Ｑ２と、これらのトラ
   ンジスタＱｌ、Ｑ２のコレクタにそれぞれ設けられた負
   荷手段とを含む差動増幅回路と、入力信号を受けて上記
   差動増幅トランジスタＱｌ。 Ｑ２のベースにそれぞれ入力信号を伝えるエミッタフォ
   ロワトランジスタＱ３．Ｑ４と、これらのトランジスタ
   Ｑ３．Ｑ４のエミッタ電流を形成する可変定電流源とを
   具備することを特徴とする差動増幅回路。 ２、上記可変定電流源は、直列形態の複数の抵抗素子と
   、各抵抗素子に並列形態に設けられ選択的に短絡させら
   れるツェナーダイオードとを含むものであることを特徴
   とする特許請求の範囲第１項記載の差゛動増幅回路。 ３、上記トランジスタＱ３．Ｑ４と可変定電流源回路と
   の間には、定電圧がベースに供給されたトランジスタＱ
   ５．Ｑ６がそれぞれ設けられるものであることを特徴と
   する特許請求の範囲第１又は第２項記載の差動増幅回路
   。