JPS60206226A - 符号誤り訂正復号回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はＴＶ信号の垂直帰線消去期間にディジタル信号
としてコード化した文字・図形情報を多重伝送するコー
ド方式文字放送に好適な符号の誤シ制御に関するもので
あシ、特に伝送路で生じたる。

（技術的背景） ＴＶ伝送路を使用するこの種サービスにおける誤シ訂正
方式として、１パケツトを２７２ビツトで構成し、デー
タビット２７２ビツト、情報ビット１９０ビツトおよび
ノ母すティビット８２ビットのデータ信号を形成して伝
送し、復号する方式が特願昭５８−６５７９、特願昭５
８−５４００２および特願昭５８−９００１７に示され
ている。

ここに開示されている誤シ訂正復号回路の構成を第１図
に示す。第１図において１はＣＰＵ　（図示しない）に
つながるＣＰＵパスラインであって、出力ポート２０入
力端子、および入力ポート３の出力端子に接続されてい
る。出力ポート２は、訂正前データ５を誤シ訂正回路４
に供給する。誤シ訂正回路４は並−直列変換回路、直−
並列変換回路、シンドロームレジスタ、データレジスタ
等を含んでお’）、（２７２，１９０）符号を訂正する
動作を行なう。誤シ訂正回路４は訂正後データ６および
エラーステータス信号７を前記入力ポート３に供給する
。

次に第１図の動作を説明する。訂正前データがＣＰＵか
らＣＰＵパスライン１を介して出力ポート２に供給され
る。出力ポート２によって受取られた前記訂正前データ
は誤シ訂正回路４によって訂正され、訂正後データ６を
生じ、入力ポート３に供給され、ＣＰＵパスライン１を
介してＣＰＨに送達される。

と同時に誤シ訂正回路４は、１パケツトの誤シ訂正後、
シンドロームレジスタがＯ”になったか否かを示すため
に、エラーステータス信号７を発生し、入力ポート３を
介してＣＰＵ　ノＪスライン１に載せる。シンドローム
レジスタがパ０”であれば、訂正前データに誤りがなか
ったか、あるいは、訂正前データに誤りがあっても正し
く訂正されたこととなるから、ＣＰＵはエラーステータ
ス信号を検知することで、訂正後データが正しいか否か
を知ることができる。

しかるに、上に示した従来技術では、以下に示すごとき
欠点があった。

第１図において、ＣＰＵパスを介するＣＰＵと誤り訂正
回路との信号の授受が例えば８ピツ）＝、＝１−々イト
単位で行なわれるものとすると、１ノ９ケツト＝２７２
ビツトの訂正前データをＣＰＵから誤り訂正復号回路に
供給するのに３４・々イト時間を必要とし、かつ誤シ訂
正回路４で訂正された１ノぐケラトのデータを誤シ訂正
復号回路からＣＰＵに供給するのに同様の時間がかかる
。

さらに日本の文字放送においては１垂直期間に最大１２
パケットまでの送信が可能であり、これらをすべて処理
しようとすると、１垂直期間＝１６．６７ｍ５の間にＣ
ＰＵと誤シ訂正復号回路とのデータ転送時間は、３４バ
イト時間Ｘ２Ｘ１２＝８１６バイト時間にものぼる。こ
れらの転送はＣＰＵの書込み、読出し命令によって行な
われるものであり、この転送の時間の間、ＣＰＵは他の
処理ができないため、文字放送の受信・表示に必要な、
コードの解読や表示フォーマットの生成などの処理に支
障をきたすことになる。特に誤シ訂正回路４における誤
シ訂正動作はＣＰＵの動作とは非同期に行なわれるので
、ＣＰＵはｌ　ｉ４ケット分の誤り訂正が終了したか否
かを常時、検出して、誤シ訂正が終了したら即座に、入
力ポート３からのデータを読み取る動作に移行しなけれ
ばならないため、ＣＰＵの他の処理が断続的かつひんば
んに中断されてしまう。

以上説明したように、第１図に示した従来技術では、Ｃ
ＰＵの負担が大きく、処理時間の多くをさかねばならず
、事実上、文字放送の受信と表示に必要なすべての処理
を行なえなくなってしまうという欠点があった＠ 第２に、第１図に示した誤如訂正復号回路においては、
訂正後に正しく訂正できたか否かだけしか知ることがで
きず、伺ビット訂正されたかはわからなかった。受信さ
れたコードデータをディジタルコードに変換するために
は、おのおのの時点における信号値が１”であるか”′
０”であるかを判別する必要があり、判別するためのス
レッショルド電圧を正しく選択しないと正しいディジタ
ルコードがｉられｔい。正しくスレッショルド電圧をめ
るためには、あるスレッショルド電圧での誤シ程度を知
シ、これをフィードバックしてやる必要がある。

第３に、特願昭５８−５４００２には、多数決判定回路
の判定しきい値を変化させて訂正を繰返す発明が示され
ているが、誤シビット数が多い場合には、判定しきい値
を変化させて訂正を繰シ返しても訂正できないので時間
の浪費になる。

また、誤シビット数が多い場合には、訂正動作を繰シ返
すごとに誤って訂正してしまい、結果的に誤シが増加し
てしまうことがある。このような場合には、むしろ訂正
前のデータを使って符号をデコードし、表示する場合よ
シも誤りの多い表示になってしまう。

（発明の目的） この発明の目的は、上記従来技術の問題点を解決するた
めに、訂正したビット数をカウントする訂正数カウンタ
を設け、そのカウント結果力五所定値を越えた時には訂
正動作を終了して、訂正時間を短縮すること、および訂
正後データに訂正数などのエラー情報を付加して受信信
号を判別するのに便ならしめるようにすることにある。

（実施例） 本発明の第一の実施例の回路図を第２図に示す。

第２図において、１０はＣＰＵ　（図示せず）のデータ
バス、１１はＣＰＵのアドレスノ々スである。ＣＰＵの
データバス１０はデータノ々ス制御回路１２の第１の入
出力端子に接続され、前記データフ４ス制御回路の第２
の入出力端子はローカルデータ／？ス１３に接続されて
いる。前記ＣＰＵのアドレスノ々ス１１はアドレス切替
回路１４の第１の入力端子に接続され、アドレス切替回
路１４の第２の入力端子にはアドレス生成回路１５から
、自動アドレス信号１６が供給されている＝。アドレス
切替回路１４はタイミング制御回路１７から供給される
ノ々ス制御信号１８によシ、第１の入力端子に与えられ
るＣＰＵのアドレス信号か、第２の入力端子に与えられ
る自動アドレス信号１６かいずれ力１一方を選択し、バ
ッファメモリ１９のアドレス入力端子にメモリアドレス
信号を供給する。

ローカルデータノ々ス１３はまた、ノぐラフアメモリ１
９のデータ入出力端子およびデータ転送回路２０のデー
タ入出力端子にも接続されており、このために、ＣＰＵ
とバッファメモリおよびデータ転送回路は相互にデータ
のやり取シをすること力；できる。

データ転送回路２０には、文字コード放送の受信部（図
示せず）によって受信され、抽出された・ぐケラト受信
データであるシリアル受信データ２１、文字コード放送
のフレーミング信号によυ、フレーム同期がとられたこ
とを示すフレーミング検知信号２２、および文字コード
放送のクロックランインによシクロツク同期がとられた
同期クロック２３が供給されている。

データレジスタ２４は２７２ビツトのパケット受信デー
タ、もしくは・９ケット受信データ２７２ビ、トのうち
の１９０ビツトの情報ビットを格納シシフトスるだめの
レジスタであシ、データ転送回路２０によって並−直列
変換された訂正前データ２５を受け取ってシフトする。

シンドロームレジスタ２６は特願昭５８−６５７９の第
１０図に開示のものと同等のものであって、８２ビ、）
からな・シ２を法とする加算器２７を介する帰還ループ
ヲ有シている。２８はロードゲート回路であシ、タイミ
ング制御回路１７から供給されるロードゲート信号２９
により、訂正前データ２５を加算器２７を介してシンド
ロームレジスタ２６に供給するか否かを制御する。

３０はシンドロームレジスタ信号、３１は多数決回路、
３２はしきい値信号、３３はしきい値発生回路、３４は
しきい値を更新するためのしきい値クロック、３５は、
シンドロームレジスタ２６およびデータレジスタ２４に
データをロードするためのロード用クロック信号、３６
は訂正用クロック信号、３７け、シンドロームレジスタ
２６をクリアするだめのクリア信号、３８は多数決回路
３１の結果信号な誤シ訂正信号４０として加算器４１に
供給するか否かを、コレクトゲート信号３９によって制
御するためのコレクトゲート回路、４２は訂正後データ
、４３は直−並／並−直変換を行なわせるためのクロッ
ク信号、４４は受信デ４ノ　□ 一タをパフアメモリに書込むだめの書込み・やルス信号
、４５はバッファメモリに書込みを行なうだめの書込み
・ぐルス信号である。また４６は、垂直帰線消去信号、
もしくは、垂直帰線消去信号に類似する信号、４７は水
平同期信号、もしくは水平帰線消去信号、４８は動作状
態を示すだめのステータス信号である。

４９はシンドロームレジスタが０”になった時にセット
されるレジスタでアシ、その出力信号であるエラーステ
ータス信号５０が前記データ転送回路２０に供給されて
いる。また、５１は、ビット誤シを訂正した回数をカウ
ントするだめの訂正数カウンタであって、訂正数信号５
２をデータ転送回路２０に送出するとともに、訂正数が
所定値を越えたことを示す訂正オー・ぐ−信号５３をタ
イミング制御回路１７およびデータ転送回路２０に送る
。

５４、および５５はアドレス更新信号、５６はＣＰＵの
データリクエスト信号である。

次に第２図の動作を説明する。

第２図の動作モードは大別して、■シリアル受信データ
を直−並列変換して・ぐラフアメモリに書込む、■バッ
ファメモリから訂正前データを読出シ、データレジスタ
とシンドロームレジスタにロードする、■データレジス
タとシンドロームレジスタを巡回させ、かつ多数決の判
定しきい値を変化させて巡回を繰シ返すことによシ誤シ
訂正を行なう、■訂正されたデータをバッファメモリに
書込む、という４つの動作モードからなる。また、第５
の動作モードとして、ＣＰＵがバッファメモリに格納さ
れた訂正後データを読出す。

第３図は第１の動作モードを説明するためのもので、文
字コード放送のパケット受信データのタイミングを示す
。第３図において、７ｏは水平同期信号、７１はカラー
バースト、７２はクロック同期をとるだめの１６ビツト
のクロックランイン、７３は、フレーム同期をとるため
のフレーミング信号、７４は、２７２ビツトのデータビ
ットであって、シリアル受信データ２１を形成するもの
である。

データ転送回路２０は、フレーミング信号７３によって
フレーム同期がとられたことを示すフレーミング検知信
号２２を受け取り、シリアル受信データの開始時期を知
ることができる。また、クロックランイン７２によって
同期がとられた同期クロック２３を受け取るので、２７
２ビツトのデータビットの時間の藺、シリアル受信デー
タ２１を同期クロックによって、順次取り込んで直−並
列変換する・ローカルデータバス１３の容量全８バツフ
アメモリのあるパケットに関する訂正前データを格納す
るエリアの先頭番地をα番地とすれば、８ビツトのデー
タ送出を行なうたびに、データ転送回路２ｏは、アドレ
ス更新信号５５をアドレス生成回路１５に与えるので、
自動アドレス信号がα＋１．α＋２．α＋３．・・・の
どとく順次歩進していく。かつまた、これら８ビツトの
データ送出ごとに、書込みｉ４ルス信号４４がタイミン
グ制御回路１７を介して書込みｉ４ルス信号４５として
バッファメモリに供給される。

第１の動作モードにおいては、データバス制御回路１２
は１０と１３を分離するように動作するので、ＣＰＵの
データバスは他の目的のために使用でき、他方アドレス
切替回路１４は２つの入力信号のうち、アドレス生成回
路１５から供給される自動アドレス信号１６を選択して
バッファメモリ１９のアドレス入力端子に伝えるように
動作する。

かくして、１パケツト＝２７２ビツトのシリアル受信デ
ータ２１が直−並列変換されてバッファメモリ１９のα
番地から順次書込まれる。１パケット分の受信データを
バッファメモリ１９に格納するだめの動作フローを第４
図に示す。８ビツト＝１バイトずつ処理し、書込むもの
とすれば、１パケット分では２７２÷８＝３４回、繰り
返し、格納される番地はα番地〜α＋３３番地となる。

日本の文字コード放送においては１垂直帰線消去時間の
間に最大１２１４ケツトまでのデータを送ることができ
るが、このことを第５図に示す。第５図において、８０
は垂直同期信号、８１は垂直帰線消去信号、８２は垂直
帰線消去信号８１から作シ出される信号であり、垂直帰
線消去時間２１Ｈのうち、後半の１２Ｈだけを抽出した
信号である。

日本の文字コード放送においては信号８２が”Ｌ”の時
間、すなわち、垂直帰線消去時間のうちの後半１２Ｈの
間にデータを送ることが可能である。

第２図における信号４６は例えば信号８２である。

アドレス生成回路１５は信号８２すなわち４６が′Ｌ″
の間水平同期信号４７をカウントし、自動アドレス信号
の部分信号を与える。このため、１パケット分のデータ
転送が終了すると、次の・９ケツトのデータを格納すべ
きアドレスに切替る。以下同様にして第５図に示した動
作フローを１２回繰シ返して１２パケット分の訂正前デ
ータがバッファメモリ１９に格納される。パケット番号
とそのノ９ケット番号の訂正前データを格納するパッフ
ァメモリの番地との対応例を第６図に示す。１・母ケッ
ト分のデータエリアとしては３４番地あれば充分である
が、アドレス生成回路の構成を容易にするために、第６
図では６４番地分を確保している従って１パケツトのデ
ータエリア６４番地分のうち後半３０番地分は未使用で
ある。１２・ぞケラト分の訂正前データをバッファメモ
リへ書込み終ると、第５図における信号８１および信号
８２すなわち４６が′Ｌ″から“Ｈ＃になシ、第１の動
作モードが終了する。

第５図において、垂直帰線消去信号８１あるいは信号８
２すなわち４６がＩＩ　Ｌ　Ｈから”Ｈ”に反転すると
第２の動作モードに入る。第２の動作モードにおいても
、第２図におけるデータバス制御回路１２は１０と１３
を分離するように動作し、アドレろ切替回路１４はアド
レス生成回路１５がら与えられる自動アドレス信号を選
択して、バッファメモリ１９のアドレス入力端子に供給
するように動作する。゛またアドレス生成回路１５は、
タイミング制御回路１７からのアドレス更新信号にょっ
てアドレスの更新を行なう。

第２の動作モードにおいては、バッファメモリ１９のθ
番地から順番に８ビツトずつデータを読。　み出し、デ
ータ転送回路２０で並−直列変換を行ガって、訂正前デ
ータ２５をデータレジスタ２４のデータ入力端子とロー
ドゲート回路２８を介して加算器２７の第１の入力端子
に供給する。パック薔メモリからの１回の読み出しで８
ビツト、つごう３４回で１ノやケラト＝２７２ビツトを
並−直列変換して、データレジスタ２４およびシンドロ
ームレジスタ２６にロードする。このようにして形成さ
れたシンドロームによって誤り検出を行なうことができ
る。すなわち、シンドロームレジスタ信号３０がすべて
“Ｏ”であればデータに誤シがなく、いずれかのビット
がパ１”であればデータに誤りがある。誤りがない場合
、第３の動作モード、つまシ訂正動作を行なわなくても
よいが、本実施例では、この場合でも第３の動作モード
に入る。

本実施例の誤り訂正の方式は基本的には特願昭５８−６
５７９において説明される通りであり、また、しきい値
を順に下げて訂正を行なうという点については、特願昭
５８−５４００２に説明される通シである。本実施例の
特徴のいくつかは、誤り訂正数をカウントする訂正数カ
ウンタを設けたこと、訂正数を示す訂正数信号とエラー
ステータス信号を送出すること、および訂正数が所定値
を越えた時に訂正動作を中止することである。

第２動作モードと第３の動作モードとは対になっておシ
、第２の動作モードの終了、すなわち、データレジスタ
２４およびシンドロームレジスタ２６へのデータロード
が完了すると自動的に第３の動作モードに入る。第３の
動作モードにおいてはタイミング制御回路１７から、訂
正用クロック信号３６が発生されてデータレジスタ２４
とシンドロームレジスタ２６とをシフトする。また、ロ
ードゲート回路２８はオフになシ、他方コレクトゲート
回路３８はオンになる。誤り訂正は排他的論理和回路（
２を法とする加算器）４１にょシ行なう。誤シ訂正信号
４ｏはシンドロームレジスタ８２個の状態を１７個の線
形結合とし、その１７個の中で多数決回路３ノによって
しきい値（最初のしきい値は１７）と比較することによ
り出力されるものである。

ただし、この誤シ訂正信号４０はコレクトゲート信号３
９に応答して誤り訂正動作のときにのみ通過するように
構成されている。さらに誤シ訂正信号４０はそのビット
に誤シがある時には、そのビットの影響を除去するよう
にシンドロームレジスタ２６を修正する。訂正された訂
正後のデータ４２は、再びデータレジスタ２４のデータ
入力端子に帰還される。

なお、訂正に先立ってシンドロームレジスタ２６を１ビ
ツトだけ歩進させる。これは、誤り訂正の符号として（
２７３，１９１）多数決符号を選び１ピツト減少して（
２７２，１９０）符号にしたことによる。このようにし
て２７２ビツトのシフト（シンドロームレジスタにおい
ては２７３ビツトのシフト）が行なわれると、１７ぐケ
ラト２フ２ビツト分の信号が復元される。このとき、エ
ラーステータス信号５ｏを調べることにょシ、正しく誤
シ訂正がなされたか否かを判断することができる。シン
ドロームレジスタ２６の全てのビットが０”でないとき
は、未だいずれかのビット位置に誤シが存在することで
あるから、再び誤シ訂正動作を行なう。ただし、このと
きはタイミング制御回路１２からしきい値クロックが与
えられて、しきい値発生回路３３がこれを減算カウント
するのでしきい値１だけ減じられる。すなわちしきい値
を１６として前回のしきい値１７で誤り訂正を行なった
後のデータを用いる。

以上の操作をしきい値９が終了するまで行なう。

ただし、途中でシンドロームレジスタ２６（Ｄ全てのビ
ットが０”になったときは、誤シ訂正動作を完了したこ
とになる。すなわち、その時点におけるデータは正しい
値であるから、それ以後は誤シ訂正回路を通過させる必
要がない。

また逆に、異常に誤りを訂正するビット数が多い場合に
は元々のデータに異常に誤υが多かったわけであシ、訂
正が不可能であるから、しきい値９が終了する以前に訂
正を中止してしまった方がよい。このために訂正数カウ
ンタ５１は訂正数をカウントしてその数が所定値以上に
なったら、訂正オーバー信号５３を発し、タイミング制
御回路１７に供給する。

第３の動作モードにおける動作のフローチャートを第７
図に示す。

以上説明したように、第３の動作モードが終了すると、
訂正されたデータがデータレジスタ２４に確保されてい
る。第３の動作モードが終了すると自動的に第４の動作
モードに入る。第４の動作モードでは訂正されたデータ
を直−並列変換してバッファメモリに格納する。訂正ず
みデータの送出に先立って、まずエラーステータス信号
５θと訂正オーバー信号５３と訂正数信号５２とをロー
カルデータバス１３に送出し、バッファメモリ１９の中
の訂正後データを格納するエリアの先頭番地に格納する
。以後は２７２ビツトの訂正ずみデータを送出するが、
訂正後のデータにおいては、８２ビ、トのパリティビッ
トは不要であるから、情報ビット１９０ピツトだけをバ
ッファメモリに書込む。第４の動作モードにおいてはコ
レクトゲート信号３９によシ、誤シ訂正信号が禁止され
ているから、すでに訂正されてデータレジスタ２４に確
保されている訂正ずみのデータが、訂正後データ４２と
なってデータ転送回路に送られ、直−並列変換され、ロ
ーカルデータ・々スフ３を介してバッファメモリに格納
される。

特願昭５８−９００１７に示されているように２７２ビ
ツトのｉｊチケットータの先頭のは（８゜４）拡大・・
ミング符号によるサービス識別と割込み優先順を示す８
ビツトのＳＩ／ＩＮであるが、その次にパケット内容識
別のために６ビツトのパケットコントロール（ｐＣ）が
あり、引続いて、純粋の情報ビットが２２バイトある。

従って、そのまま訂正後のデータを８ビツトずつ詰めて
いくと、各バイトの先頭の２ビツト分が１バイト前のデ
ータ部に混入することになる。この問題を避けるために
、この実施例では、特願昭５８−９００１７と同様に、
２バイト目のデータには２ビツトの付加ビットを追加し
て８ビツトに揃えている。かくして、訂正後のデータと
しては、１・ぐケラトあたシデータ部が２４バイトおよ
び先頭番地に付加するエラー情報１バイト、つごう２５
バイトが書込まれる。

この動作フローを第８図に示す。上に説明した第４の動
作モードの間、データ転送回路からデータが１バイト送
出されるごとにタイミング制御回路１７から書込みパル
ス４５がバッファメモリに与えられ、かつ、アドレス更
新パルス５４によって自動アドレス信号１６が更新され
る。第４の動作モードにおいてもアドレス切替回路１４
は自動アドレス信号１６を選択してバッファメモリ１９
のアドレス入力端子に供給する。また第４の動作モード
においてもデータバス制御回路１２は１０と１３を分離
するように動作するのでＣＰＵは他の動作を行なってい
てよい。

以上説明した第２の動作モード、第３の動作モードおよ
び第４の動作モードは、一連の動作である。すなわち、
１ノ母ケツトの訂正前データをバッファメモリ１９から
読み出して、シンドロームレジスタ２６およびデータレ
ジスタ２４にロードし（第２の動作モード）、誤シ訂正
を行ない（第３の動作モード）、訂正されたデータにエ
ラー情報を付加してバッファメモリ１９に書込む（第４
の動作モード）。これら一連の動作が終了すると、２パ
ケツト目の動作に入り、同様にして第２の動作モード、
第３の動作モード、第４の動作モードを実行する。以下
、１２ノやケラトまで同様の動作を行々う。かくしてバ
ッファメモ７す１９の訂正後データエリアに第９図に示
すごとく訂正後データが格納される。第９図においては
ｌパケット分のエリアとして６４番地分を確保している
が実際には２５バイト分しか使用しない。

第９図に示すごとく、全ケラトの訂正後データが格納さ
れると、タイミング制御回路１７はステータス信号４８
を発し、ＣＰＵに対して、バッファメモリ１９をＣＰＵ
が読出してよいことを示す。

第５の動作モードはＣＰＵがステータス信号４８を検知
して、ＣＰＵがバッファメモリの内容を読出すモードで
ある。このモードにおいてはＣＰＵはタイミング制御回
路１２に対してデータリクエスト信号５６を与える。こ
れによってタイミング制御回路１７はＣＰＵのデータバ
ス１０とローカルデータバス１３とを連結するように、
かつまだ、自動アドレス信号１６を禁止してＣＰＵのア
ドレスバス１１の信号をバッファメモリ１９に供給する
ように、パス制御信号１８を与える。かくして、バッフ
ァメモリの出力データがローカルデータバス１３を介し
てＣＰＵのデータバスに得られるので、ＣＰＵがアドレ
ス指定するバッファメモリの領域のデータを読出すこと
ができる。

以上の説明ではローカルデータバス１３のビット容量と
して８ビツトを用い、バッファメモリ１９とデータ転送
回路２０とのデータのやシ取シを８ビット単位で行なう
例を示したが、他のビット数、例えば、１６ビツトもし
くは４ビツトでも可能である。ただし、１６ビツトの場
合には、ＳＩ／ＩＮとパケットコントロールとを一括し
て１４ビツトとして扱い、１４ビツトを２ビ、トずらず
ようにしてやる必要がある。

また、データレジスタ２４は、必ずしも２７２ビツトで
ある必要がなく、情報ビットに相当する１９０ビツトだ
けでもよい。ただしこの場合には８２ビツトに相当する
時間はデータレジスタに対するロード用クロック信号、
および訂正用クロック信号を禁止する必要がある。

また、エラー情報としてエラーステータス信号、訂正オ
ーバー信号および訂正数信号を含めて、１バイト以内に
する例について説明したが、訂正数信号のビット数を増
して、結果的にエラー情報が複数バイトになるようにし
てもよい。

また、この実施例では、多数決判定用のしきい値として
１７から９までを扱ったが、本発明の主旨は１７および
９などの特定量に限定されるものではない。

上に示した第１の実施例では、訂正後データは加算器４
ノの出力信号であって、シリアルなデータである４２に
よって与えられ、データ転送回路２０によって直−並列
変換されるように構成されたが第２の実施例として訂正
後データを第１０図に示すように８ビツトパラレルに取
シ出すこともできる。第１０図において、２４．２５，
４０゜および４ノはいずれも第２図と同じものである。

但し、４１は、ここでは、最終的な訂正済データでなく
、シきい値を変化させて順次誤りを訂正していく過程で
、次のしきい値での誤り訂正に備えて、データレジスタ
を更新させるためにだけに使われる。第５図において、
９０は、データレジスタ２４の出刃先頭側８ビツトのレ
ジスタであシ、９１はレジスタ９０の出力信号であって
、最終的な訂正済データとしてデータ転送回路２ｏに結
ばれる。このように８ビツトｉ４ラレルで出力すればデ
ータ転送回路２０はただ単に所定のタイミングでラッチ
し、ローカルデータバス１３に送出するだけでよい。

次に第１の実施例では、しきい値を９まで下げても正し
く訂正できなかった場合、および誤り訂正数が所定値以
上になってしまった場合であっても、訂正後のデータを
バッファメモリの訂正後のデータエリアに格納していた
。しかるに、このような訂正不能の場合には元の受信デ
ータに多くの誤りがあったわけであり、このような受信
データに対して誤シ訂正を行なうと、誤って訂正してし
まい、誤シを増してしまう可能性がある。

そこで第３の実施例では、このような訂正不能の場合に
は、バッファメモリ１９の中のそのノクケットの訂正後
データエリアに、すでにバッファメモリに格納されてい
るそのパケットの訂正前データのうちの情報データ部２
４・ぐイトにエラー情報を付加してかつパケットコント
ロール部を２ビツトずらして書込むことを提案する。こ
のようにすれば、ＣＰＵは、誤シが増大してしまう前の
データを読出すことができ、かつ、２ビツトずれている
から、ＣＰＵが処理をしやすく、しかも、エラー情報を
も知ることができる。

（発明の効果） この発明は以上説明したように、訂正前データと訂正後
データとを記障するためのバッファメモリを設け、受信
データのバッファメモリへの書込み動作、訂正前データ
のバッファメモリからの読出し動作、および訂正後デー
タのパゾファメモリヘの書込み動作を自動的に行なうた
めのデータ転送回路を有することによｐ　ＣＰＵの動作
の負担を軽減することができる。

また、訂正したビット数をカウントし、訂正数が所定値
を越えたら訂正動作を終了するようにしたから訂正時間
を短縮できる。

従って、本発明は、コード方式による文字放送の受信機
のみならず、差集合巡回符号を用いる多数決誤り訂正を
使用する人混なディジタル装置に応用できる。

【図面の簡単な説明】

第１図は従来技術の回路構成図、第２図は本発明一実施
例回路図、第３図および第５図は実施例を説明するだめ
のタイミング図、第４図、第７図および第８図は実施例
を説明するためのフローチャート、第６図および第９図
はバッファメモリに格納するデータのマツピング図、第
１０図は本発明の第２の実施例を示す回路図である０１
・・・ＣＰＵパスライン、２・・・出力ポート、３・・
・入力ポート、４・・・誤り訂正回路、５・・・訂正前
データ、６・・・訂正後データ、７・・・エラーステー
タス信号、１０・・・ＣＰＵのデータバス、１１・・・
ＣＰＵのアドレスバス、１２・・・データバス制御回路
、１３・・・ローカルテータバス、１４・・・アドレス
切替回路、１５・・・アドレス生成回路、ノロ・・・自
動アドレス信号、１７・・・タイミング制御回路、１８
・・・／Ｊス制御信号、１９・・・バッファメモリ、２
０・・・データ転送回路、２１・・・シリアル受信デー
タ、２２・・・フレーミング検知信号、２３・・・同期
クロック、２４・・・データレジスタ、２５・・・訂正
前データ、２６・・・シンドロームレノスタ、２７・・
・加算器、２８・・・ロードケート回路、２９・・・ロ
ードゲート信号、３０・・・シンドロームレジスタ信号
、３１・・・多数決回路、３２・・・しきい値信号、３
３・・・しきい値発生回路、３４・・・しキイ値クロッ
ク、３５・・・ロード用クロック信号、３６・・・訂正
用クロック信号、３７・・・クリア信号、３８・・・コ
レクトゲ−ト信号、３９・・・コレクトゲート信号、４
０・・・誤シ訂正信号、４１・・・加算器、４２・・・
訂正後データ、４３・・・クロック信号、４４・・・書
込みパルス信号、４５・・・書込み・ぐルス信号、４６
・・・垂直帰線消去信号、もしくは垂直帰線消去信号に
類似する信号、４７・・・水平同期信号、もしくは水平
帰線消去信号、４８・・・ステータス信号、４９・・・
レジスタ、５０・・・エラーステータス信号、５ノ・・
・訂正数カウンタ、５２・・・訂正数信号、５３・・・
訂正オーバー信号、５４．５５・・・アドレス更新信号
、５６・・・ＣＰＨのデータリクエスト信号、７゜・・
・水平同期信号、７１・・・カラーバースト、７２・・
・クロックランイン、７３・・・フレーミング信号、７
４・・・データビット、８０・・・垂直同期信号、８１
・・・垂直帰線消去信号、８２・・・垂直帰線消去信号
８ノから作シ出される信号、９ｏ・・・データレジスタ
２４の出刃先頭側８ビツトのレジスタ、９１・・・レジ
スタ９０の出力信号。 第６図 第７図 第８図 第９図 第１頁の続き Ｏ発明者殖栗　重油 横浜市神奈用区守屋町３丁目１２＃ｒ地　日本ビクター
株式会社内 １、事件の表示 昭和５９年　特　許　願第６０９０５号２、発明の名称 符号誤シ訂正復号回路 ３、補正をする者 事件との関係　特許出願人 住　所（〒１０５）　東京都港区虎ノ門１丁目７番１２
号住　所（〒１０５）　東京都港区虎ノ門１丁目７香１
２号６、補正の内容 （１）明細書第２１頁第９行に「先頭のは」とあるのを
「先頭は」と補正する。 （２）同書第２５頁第１３行に「特装置」とあるのを「
特定値」と補正する。 （３）同書第２６頁第７行に「第５図」とあるの以上

Claims (1)

【特許請求の範囲】
1. （１）多数決回路を含み、入力された符号のデータの誤
   シを訂正し、該訂正したデータを転送する誤シ訂正回路
   と、 前記入力された符号データおよび訂正したデータを記憶
   しておくバッファメモリとを有した符号誤シ訂正復号回
   路において、 前記多数決回路から出力された誤シ訂正信号をカウント
   し、このカウントした訂正数を表す訂正数信号および該
   訂正数が所定値を越えたことを表す訂正オーバー信号を
   前記訂正回路に送る訂正数カウンタを有したことを特徴
   とする符号誤シ訂正復号回路。