JPS60206228A - 誤り訂正方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はエラー・フラグの付加されたデータの誤り訂正
と訂正後にエラー・フラグの更新を行なう方式に関する
ものであり、特に複数の符号により多重に誤り検出及び
誤り訂正符号化されたデータの誤り訂正を繰り返し行な
うような方式に関する。

背景技術 まず本発明における誤り訂正方袈の説明において用いら
れる誤り訂正符号について説明する。ここで用いるのは
リード・ソロモン符号であり、符を構成す乞。Ｐ、Ｑは
次式を満たすように生成される。

すなわち、 １　＋α　１　＋α 但し加算は２を法とするものとし、各データは常ビット
からなり、αはガロア体ＧＦ（２ｆｌＬ）上の原始元と
する。符号語中に誤りが発生した場合は以下のようにし
て訂正される。

誤りを含んだ情報データ及び検査データに対して、下記
の様に定義されるシンドロームＳＰ、ＳＱを算出する。

ＳＰ＝Σ当十Ｐ＋Ｑ ６＝１ 誤ったデータが１つもなければ５Ｐ＝ＳＱ−〇となる。

２つの情報データの誤りがｊｐ＆の位置（１≦ｊ＜ｋ≦
ｎ−２）に発生し、その結果Ｗｊ、ＷｋがそれぞれＷ３
＝Ｗｊ　＋　ｇｊ、　Ｗ１ｅ＝　Ｗｋ＋　ｅ）、になっ
たものとする。但し、ａｊ　ｔｅｋはＷｊ、Ｗｋの誤り
パターンである。このときＳＰ、ＳＱは以下のようにな
る。

ＳＰ＝ΣＷ４＋Ｐ＋Ｑ＋ｅｊ＋ｔｑ、＝＝ｅｊ＋ｅｋ６
＝１ ｔ＝１ これよりｇｊ＋ｅｋをめると α　＋α　α　＋α 但し、加算は２を法としているので減算と同じになる。

したがって、あらかじめ他の手段により誤り位置ｊｍｋ
がまっていれば、上式によりｇｊｐ　＃ｋがまり誤り訂
正が可能となる。また１つの情報データの誤りがｊの位
置に発生し、誤りパターンを１１ｊとすると上式におい
て１１＆　＝　０として８ｐ　＝ｇｊ ＳＱ＝α　εｊ これより 。ｊ＝２．上 ＳＱ このとき位置ｊｆＪ′−あらかじめまっていなくてもＳ
Ｐ、ＳＱよりｄをめることによりｊがめられ８ｊはＳ、
そのものなので、誤り訂正が可能となる。

以上説明したように、２つの検査データを持つリード・
ソロモン符号においては、符号語中のデータ誤りに対し
、誤りの位置が既知であれば２つのデータ、既知でなけ
れば１つのデータの訂正が可能である。また、情報デー
タＷ、の誤りについてのみ説明したが、Ｐ、Ｑの誤りに
ついても同様であり、Ｐを％−１番目、Ｑをｎ番目のデ
ータとして取り扱えばよい。

従来において、誤り訂正符号としてリード・ソロモン符
号を用いたものには、ＰＣＭ録音機などがありまた家庭
用ＶＴＲを利用したＰＯＭ録音アダプタはリード・ソロ
モン符号と類似したｂ隣接符号を用いている。

このよりなＰＯＭ音声データの誤り訂正装置では音声デ
ータを一定の音声サンプリング周波数の周期でＤ／Ａ変
換に供給しながら誤り訂正を行なうため、シンドローム
の計算などの訂正前の処理は訂正よりも速いタイミング
で行なう必要がある。

またＰＣＭ音声データは前後のデータと相関が強く訂正
不能の場合には誤りの検出さえできれば平均値補間など
の処理により誤りの影響が軽減できるため、必ずしも誤
り訂正符号の訂正能力の限界まで訂正を行なう必要がな
く、誤り訂正方法及びエラー・フラグ処理も簡単な方法
を用い、また誤り訂正を繰り返し行なうこともあまりな
い。

しかしこのような誤り訂正装置は、ＰＣＭ音声以外の一
般のコンピュータプログラム等のディジタル・データの
誤り訂正には適さない。なぜならば、上記ディジタル・
データでは誤りの検出よりも訂正が重要であり、複数の
符号により多重に誤り検出符号化、誤り訂正符号化して
誤り訂正を繰り返し行ない、各誤り訂正符号゛の能力の
限界近くまで訂正するために複雑な訂正方法とエラー・
フラグ処理を行なわなければならないからである。また
、かかるディジタル・データの場合は必ずしもデータを
送出しながら誤り訂正を行なう必要がないので、動作タ
イミングの制限はＰＣＭ音声データの場合よりも緩やか
である。

発明の概要 本発明は上記のようなＰＣＭ音声データの誤り訂正装置
では対応できないような、特に、多重に誤り検出符号化
、誤り訂正符号化された一般のディジタル・データの複
雑な誤り訂正とエラー・フラグ処理を比較的簡単な回路
構成で実行することを可能にした誤り訂正方式を提供す
ることを目的としている。　」媚す１り厖 以下、本発明９一実施例を添付図面に基づいて説明する
。第１図は本発明方式を実行する誤り訂正装置の１例を
示し、１はデータ入出力端子、２はデータ・バス、３は
誤り訂正前及び訂正後のデータが記憶されるデータＲＡ
Ｍ、　４はデータにα１′を乗じるα　乗算器、５は２
つの入力信号Ａ、Ｈに対してＡ＋αＢを出力する５ｃＬ
のＡ＋αＢ演算回路と５ｃＬの出力を入力としその出力
が５αのＢ入力となる第１のＤフリップ・フロップ５ｂ
とからなるＳＱ算出回路、６は６ａの第１加算器と６ａ
の出力を入力としその出力が６Ｇの一方の入力となる第
２Ｄフリツプ・フロップ６ｂ　とからなるＳＰ算出回路
、７は５，６の出力を加算する第２加算器、８は７の出
力を１＋α　除算する１＋αｊ−”除算器、ｊ−に ９は６の出力と２０の制御信号のアンド論理を出力する
アンド・ゲート、１０は８と９の出力を加算する第３加
算器、１１は３の出力のデータと１０の出力を加算する
第４加算器、１２は１１の出力をラッチし、その出力が
３に書き込まれるときにのみ有効状態となるように２３
によって制御される３ステートＤフリツプ・フロップ、
１３は５，６の出力のすべてのビットが°′０”である
ことを検出する第一〇検出回路、１４は７の出力のすべ
てのビットが”０”であることを検出する第二〇検出回
路、１５はエラー・フラグ入出力端子、１６はエラー・
フラグバス、１７は誤り訂正前及び訂正後のエラー・フ
ラグを記憶するエラー・フラグＲＡＭ、１８は符号語中
の各データに対応したエラー・フラグのうち誤り存在を
示しているものの数をめるエラー・カウンタ、１−９は
符号語中のｊ番目とに番目（ｊ〈ｋ）の２つのデータの
エラー・フラグが誤り存在を示していた場合にに−ｊの
値をめるｈ−ｊカウンタ、２０は１　ｊ、　１４　、１
８の出力と各データのエラー・フラグを参照することに
より訂正すべきデータを決定して２３に知らせると共に
必要に応じて２３に５ｂヘタイミング信号を送ることを
停止させ、更に９の制御を行なう訂正コントロール回路
、２１は１３，１４．１８の出力と各データのエラー・
フラグを参照することにより訂正後に更新して１７に書
き込むべきエラー・フラグの値を決定するエラー・フラ
グ決定回路、２２は３，１７，２３に各データ及びエラ
ー・フラグに対応したアドレスを出力するアドレス・カ
ウンタ、２３は２０．２２．２４の出力及びクロックを
入力とし、クロックを基に各種タイミング信号、制御信
号を発生して２２．２４を制御するとともに同図中の各
回路にタイミング信号、制御信号を送出するタイミング
コントロール回路、２４は１つの符号語の訂正において
現在が何回目のアクセスであるかを示すアクセス・カウ
ンタ、２５はクロック入力端子である。

同図においてデータＲＡＭ　３から読み出されたデータ
は４〜１２で構成される訂正回路で訂正されるが、この
訂正回路の構成自体は従来から使用されているものであ
る。本発明の特徴はむしろ誤り訂正装置全体の動作及び
そのタイミングと制御にある。

次に第１図の装置の動作について説明する。第２図は第
１図の動作を示すタイミング図である。

初期状態において第１図のタイミングコントロール回路
２３は、５ｂ、６ｂ、１８，１９の内容を１０”にリセ
ットし、アドレス・カウンタ２２を訂正しようとする符
号語の先頭データのアドレスにセットし、アクセス・カ
ウンタ２４を第１のアクセス状態にする。なお、デー７
　ＲＡＭ　３及びエラー・フラグＲＡＭ　１７にはそれ
ぞれデータ入出力端子１とエラー・フラグ入出力端子１
５から入力されたデータ及びエラー・フラグがあらかじ
め書き込まれているものとする。第１のアクセスにおい
て、アドレス・カウンタ２２はタイミング・コントロー
ル回路２３からのタイミング信号により先頭データのア
ドレスから１つずつカウント・アップして行き、データ
ＲＡＭ　３は先頭データＷ１から最後のデータＱまでを
順に出力する。出力されたデータ１ はα　乗算器４でα　が乗じられた後にＡ＋αＢ演算回
路５αを通って第１Ｄフリツプ・フロップ５ｂにタイミ
ング・コントロール回路２３からのタイミング信号によ
りラッチされる。入力信号Ｂは初期状態において”０”
であるから、第１Ｄクリツプ・フロップ５ｂの内容は、
Ｗｌ、Ｗ２・・・Ｐ、ＱがデータＲＡＭ　３から出力さ
れると、α１１Ｗ１．α１１（媚１＋Ｗ２）。

ＩＴｈ　。

となる。したがって最終的にはα　ＳＱ　かＤフリップ
・フロップ５ｂの内容となる。データＲＡＭ　３から出
力されたデータは第１加算器６ａを通って第２Ｄクリツ
プ・フロップ６ｂにも同様にラッチされる。６α、６６
からなる回路は入力されたデータを順次加算してラッチ
するので、第２・Ｄフリッ！プ・フロップ６ｂの内容は
最終的には ΣＷｊ＋Ｐ＋Ｑ＝ＳＰ ｉ＝１ となる。ＳＱ算出回路５と８ｐ算出回路６の内容がそれ
ぞれα　ＳＱ　及びＳ、になるとＯ検出回路１３は５Ｑ
＝ＳＰ二〇か否か、すなわちシンドロームＳＱ、ＳＰに
より誤りが検出されないかされたかを判断して結果をタ
イミング・コントロール回路２３からのタイミング信号
によりラッチする。アドレス・カウンタ２２の出力はエ
ラー・フラグＲＡＭ　１７にも接続されており、エラー
・フラグＲＡＭ１７はデータＲＡＭ　３　ｔｖ出力デー
タに対応したエラー・フラグをデータと同時に出力する
。エラー・フラグはエラー・カウンタ１８に入力され、
エラー・カウンタ１８はタイミング・コントロール回路
２３からのタイミング信号によりデータが誤りであるこ
とを示しているエラー・フラグの数をカウントする。

このときｈ−３カウンタ１９はエラー・カウンタ１８の
出力が′１″から２”へ変わるまでのデータ数をタイミ
ング・コントロール回路２３かものタイミング信号によ
りカウントする。ｊｓｋｃｊ＜ｋ）の位置のデータに対
応したエラー・フラグが誤りを示しているとすればその
出力はｈ−ｊとなる。第１のアクセス終了時点でエラー
・カウンタ１８とに−ｊカウンタ１９はその出力が確定
し、組合せ論理回蕗で構成される訂正コントロール回路
２０は、０検出回路１３とエラー・カウンタ１８の出力
により誤りパターン及び位置をめる方法を決定する。こ
の決定の論理は例えば以下のようにする。

１、エラー・カウンタ１８の出力が０”のときは第一〇
検出回路１３の出力が誤りを示していれば第二〇検出回
路１４によりめられた位置を誤り位置とし、ＳＰ算出回
路６の出力を誤りパターンとする。第二〇検出回路１４
は後述するようにシンドロームＳＰ、ＳＱよりめた１つ
の誤りデータの位置を示す。

２、エラー・カウンタ１８の出力が６１”または″′３
＃以上のときは第二〇検出回路１４によりめられた位置
のデータに対応したエラー・フラグが誤りを示していれ
ばその位置を誤り位置とし、ＳＰ算出回路６の出力を誤
りパターンとする。

３、エラー・カウンタ１８の出力が２＃のときは対応し
たエラー・フラグが誤りを示している２つのデータの位
置を誤り位置とし、２つの誤りパターンをＳＱ算出回路
６とＳ、算出回路５の出力によりめる。

第１のアクセスが終了するとタイミング・コントロール
回路２３は直ちにアクセス・カウンタ２４を第２のアク
セス状態にすると同時にアドレス・カウンタ２２を再び
先頭データのアドレスにセット口、引き続き第２のアク
セスを開始する。第２のアクセスでは、タイミング・コ
ントロール回路２３は、α　乗算器４にはその出力Ａを
ａｔ　ＯＨにするような制御信号を送出し、第２Ｄフリ
ツプ・フロップ６ｂ、エラー・カウンタ１８、ｋ−ｊカ
ウンタ１９へのタイミング信号送出を停止する。前述の
ように誤りパターン及び誤り位置をめる方法はエラー・
カウンタ１８の出力の値によって異なるので、出力の値
が“１＃の場合と６２”の場合について第２のアクセス
期間中の動作を以下に説明する。なお、エラー・カウン
タ１８の出力の値が′０”または３”以上の場合は基本
的に“１＃の場合と同様である。

第２図（、）はエラー・カウンタ１８の出力の値が１＃
の場合である。第２のアクセス開始時点でＳＱ算出回路
５の出力はα１１ＳＱ　となっており、以後入力信号Ａ
は常にｕＯ”であるので、ＳＱ算出回路の出力はタイミ
ング・コントロール回路２３からタイミング信号が入力
されるたびにαが乗ぜられる。

このタイミング信号は、データＲＡＭ　３から出力され
るデータと同期しているので、データＲＡＭ　３がＷｔ
　、　ｗ２・・・Ｐ　ｔ　Ｑを出力して行くとＳＱ算出
回路５の出力はα　ＳＱ、α　ＳＱ、川αＳＱ、ｓＱ　
と変化する。エラー・カウンタ１８の出力の値が“１”
の場合は、データＲＡＭ　３がデータを読み出している
間にシンドロームＳＰ、ｓＱより誤りデータの位置を１
つめる。すなわち罵が誤って％＝Ｗｓ　＋　＃、となっ
ているとすると、５Ｐ＝ｅ１．ＳＱ＝α％□′ｅｉであ
り一データＲＡＭ　３がＷ）を出力しているとき、ＳＱ
算出回路５の出力かα　ＳＱであるから第２加算回路７
の出力４＋α　ＳＱは′０＃となり、第二〇検出回路１
４がこの“０”を検出することにより、データＲＡＭ　
３が現在出力しているデータＷ２が誤りであることがわ
かる。誤りデータが１つであれ刺身外の場合は“０”が
検出されない。訂正コントロール回路２０は第二〇検出
回路１４力Ｚ　ｔｏ　Ｏ”を検出したときエラー・フラ
グＲＡＭ　１７の出力を参照してＷ３に対応したエラー
・フラグが誤りを示していれば符号中の誤りデータがた
だ１つＷｉであると判断してアンド・ゲート９を開いて
５Ｐ−ｅｉを加算回路１０に入力するとともに、タイミ
ング・コントロール回路２３に訂正を指令する信号を送
出する。このとき１＋αｊ−に除算器８の入力が“°０
”であるのでその出力も′０＃となり、第３加算器１０
の出力はｅｉとなる。この出力は第４加算器１１でデー
タＲ，ＡＭ３の出力署と加算され、Ｗ３　＋ｅ　４＝Ｗ
、＋　ａ６　十ｇ４　＝Ｗ＜となり、第４加算器１１の
出力は誤り訂正されたＷｉとなり、３ステートＤフリツ
プ・フロップ１２にラッチされる。ラッチのためのタイ
ミング信号は常にタイミング・コントロール回路２３か
ら供給されているものとする。タイミング・コントロー
ル回路２３は訂正を指令する信号を受けると、３ステー
トＤフリツプ・フロップ１２がＷ、をラッチした後に、
これに出力を有効にする制御信号を送出するとともにデ
ータＲＡＭ　３に書き込み状態にする制御信号を送出し
、データＲＡＭ　３においてＷｉが記憶されていたアド
レスに訂正された焉が書き込まれる。以上の動作におい
て第二〇検出回路１４での′０”の検出からデータＦＬ
ＡＭへの蚤の書き込みまでの処理はＷ）に対応した１つ
のアドレス期間内に行なわれる。

第２図（６）はエラーψカウンタ１８の出力の値が６２
＃の場合であり、このときはエラー・フラグＲＡＭ　１
７から読み出されるエラー・フラグのうち誤りを示して
いる２つのエラー・フラグに対応したデータの位置を誤
り位置とする。この誤り位置をｊ、ｋｃｊ＜ｋ）とし、
Ｗｊ、Ｗｋが誤ってそれぞれＷｊ　＝Ｗ３　＋ｅｊ、　
Ｗｊに＝Ｗｋ＋　ｇｋとなっているとすると、Ｓｐ＝ｇ
ｊ＋　ｇｋ＋　ＳＱ　”　（１”−’ｇｊ＋α　Ｑとな
る。データＲＡＭ　３が可を出力しているとき、ＳＱ算
出回路５の出力はＪ１ＳＱ＝ｅｊ＋αｊ−ｋ　、ｋ　で
あるから、加算回路７の出力ＳＰ＋α　ＳＱはｇ３＋ａ
ｋ＋ｇｊ＋ｃＬｊ−ｋａｋ＝１ （１＋αｊ−ｋ）ｅｋ　となり１＋αｊ−に除算器１８
に入力される。一方、同回路には第１のアクセスでめら
れたｈ−ｊの値がｈ−ｊカウンタ１９より入力されてお
り、これに従って除算を施すとその出力は（１＋　”−
ｋ）’に／　（１＋αｊ−ｋ）−ｅｋ　となる。第２の
アクセスにおいて訂正コントロール回路２０はエラー・
フラグＲＡＭ１７から入力されるエラー・フラグを観測
しており、最初に誤りを示すエラー・フラグ、すなわち
Ｗｊｊのエラー・フラグが入力されると、同回路はアン
ド・ゲート９を開いてＳｐ　＝ｇｊ＋ｇｋを第３加算回
路１０に入力するとともに、タイミング・コントロール
回路２３に訂正とＤフリップ・フロップ５ｂへのタイミ
ング信号の送出の停止を指令する。このとき第３加算回
路１０の出力はｇｋ＋ｓ、　＝：ｇｊとなり、これが第
４加算器１１でＷ／ｊと加算されて罵十ｇ　＝　Ｗ７　
＋　ｇｊ＋　ｇ３　＝Ｗｊとなり誤り訂正された）が得
られ、これが３ステートＤフリツプ・フロップ１２にラ
ッチされた後、データ１’ＬＡＭ　３にＷ４に置き換え
て書き込まれる。タイミンコ グ・コントロール回路２３は訂正の指令に従い３ステー
ト・Ｄフリップ・フロップ１２の出力を有効にしデータ
部屋３を書き込み状態にすると共に、以後第１Ｄフリツ
プ・フロップ５ｂへのタイミング信号の送出を停止する
。したがってＳＱ算出回路５の出力はαｊ′ＳＱ　まま
保持され、１＋αｊ−”　除算器８の出力もｌ＆のまま
となる。訂正コントロール回路２０は２番目の誤りを示
すエラー・フラグ、すなわちＷｋのエラー・フラグが入
力されると、アンド・ゲート９を閉じた状態にしてタイ
ミング・コントロール回路２３に訂正を指令する。この
とき第３加算回路１０から１＋αｊ−に除算器の出力ｇ
ｋがそのまま出力され第４加算器１１はデータＲ，ＡＭ
３の出力ｗｊにｇｋを加算してＶ％　＋　＠に＝Ｗｋ＋
　ｇｋ＋　ｅｋ＝蒐を得る。この誤り訂正されたＷｋは
Ｗｊと同様にしてデータＲＡＭ　３に罵に置き換えて書
き込まれる。

第２のアクセス終了時点で、エラー・フラグ決定回路２
１の出力が決定される。この決定の論理は例えば以下の
ようにする。

■、エラー・カウンタ１８の出力が′ｏ＃のときは第一
〇検出回路１３の出力が誤りを示しかつ第２のアクセス
期間中に第二〇検出回路１４が０＃を検出しなかった場
合はエラー・フラグを誤りを示す値にし、それ以外は誤
りを示さない値にする。

２、　エラー・カウンタ１８の出力が′１″のときは、
第一〇検出回路１３の出力が誤りを示しかつ誤りを示し
ているエラー・フラグがエラー・フラグ几＾Ｍから出力
されているときに第二〇検出回路１４が“０＃を検出し
なかった場合はエラー・フラグを誤りを示す値にし、そ
れ以外は誤りを示さない値にする。

３、エラー・カウンタ１８の出力が１２”のときは、第
一〇検出回路１３の出方が誤りを示していなければエラ
ー・フラグを誤りを示さない値とし、それ以外は判断不
能に対応した値とする。

４、エラー・カウンタ１８の出力が１３＃以上のときは
、エラー・フラグを判断不能に対応した値とする。

エラー・フラグは符号語中のすべてのデータについて同
じ値に決定するものとする。エラー・フラグを誤りを示
す値にするのは第２のアクセス終了後において符号中に
誤ったデータが存在する場合であり、誤りを示さない値
にするのは誤ったデータが存在する確率が非常に低い場
合であり、判断不能に対した値とするのは、誤ったデー
タが存在する確率が無視できない場合である。判断不能
となった場合は後で別の手段、例えば他の誤り検出符号
によってエラー・フラグを誤りを示すか示さないかのい
ずれが一方の値に決定する。なお上記の例では３つの値
を割り当てるために、エラー・フラグは少なくとも２ビ
ツト要する。

第２のアクセスが終了するとタイミング・コントロール
回路２３は直ちにアクセス・カウンタ２４を第３のアク
セス状態にすると同時にアドレス・カウンタ２２を再び
先頭データのアドレスにセリトン、引き続き第３のアク
セスを開始する。第３のアクセスではデータについての
処理は何も行なわず、エラー・フラグ決定回路２１から
出力される更新されたエラー・フラグを、エラー・フラ
グＲＡＭ　１７中の、ｗｌ、ｗ２・・・Ｐ、Ｑに対応し
たエラー・フラグのアドレスに順に書き込む。以上で１
つの符号語に対する誤り訂正とエラー・フラグの更新が
終了し、第３のアクセスが終了すると、タイミング・コ
ントロール回路２３は第１Ｄフリツプ・フロッ７’５ｂ
、第２Ｄフリップ・フロップ６ｂ。

エラー・カウンタ１８、＆−ｊカウンタ１９の内容をＯ
”にリセットし、アドレス・カウンタ２２を次の符号語
の先頭データのアドレスにヒツトし、アクセス・カウン
タ２４を第１のアクセス状態にして次の符号語の誤り訂
正を開始する。以後同様にしてデータ貼ぶ３中の全ての
符号語についての誤り訂正と対応したエラー・フラグＲ
ＡＭ１７中のエラー・フラグの更新を行ない、終了後に
はデータはデータ入出力端子１より出力され、エラー・
フラグはエラー・フラグ入出力端子１５から取り出され
る。

なお、エラー・フラグは各符号語との対応関係が明確で
あれば各符号語に付加せしめる方式としなくても良いの
である。

なお、上記実施例では誤り訂正符号が検査データ数２の
リード・ソロモン符号の場合について説明したが他の符
号についても同様に本発明が適用できる。第１図の回路
構成は上記リード・ソロモン符号を用いた場合の実施例
であるが、種々の変形が可能である。例えば同図の信号
の流れ及び第２図はデータ及びエラー・フラグを構成す
る各ビットを並列処理する形式で描かれているが、直列
処理も可能であり、エラー・フラグＲＡＭ３とデータ・
フラグ動因１７を同一のＲＡＭとし入出力端子をデータ
とエラー・フラグで分割してもよい。訂正コントロール
回路２０とエラー・フラグ決定回路２１の論理について
も種々の変形が可能であり、例えば訂正コントロール回
路２０では第一〇検出回路１３の出力を無視してもよい
し、エラー・フラグ決定回路２１では１つの符号語中の
各データに対して同じエラー・フラグの更新値を決定し
たが、各データ毎に更新値を決定してもよい。これは例
えば、１つの符号語中において訂正されたデータとされ
なかったデータを区別することなどにより可能となるが
、エラー・フラグ決定回路２１は複雑になる。第２図に
おいて第１から第３の各アクセスにおけるアドレス・カ
ウンタ２２の動作タイミングはタイミング・コントロー
ル回路を容易にするためにすべて同じとしたが、九個の
１動作を中心に考えると第１のアクセスは読み出しサイ
クルであり、第２のアクセスはデータＲＡＭ　３につい
ては読み出し書き込みサイクルでエラー・フラグＲＡ１
１７については読み出しサイクルであり、第３のアクセ
スはエラー・フラグＲＡｌｌｄ１７についての書き込み
サイクルである。したがって第１と第３のアクセスにお
けるアドレス・カウンタの動作タイミングを第２のアク
セスの場合よりも速くすることが可能である。このとき
誤り訂正及びエラー・フラグの更新の全処理に要する時
間は短縮されるがタイミング・コントロール回路２３は
複雑になる。

また上記実施例では、１つの誤り訂正符号に対する誤り
訂正装置として説明したが、本発明は複数の符号により
多重に誤り検出及び誤り訂正符号化されたデータに対し
て繰り返し誤り訂正を行なう場合に特に効果を発揮する
ので、これについて以下に説明する。

複数の誤り検出符号、訂正符号により符号化されたデー
タ・ブロックの誤り訂正を本発明による誤り訂正装置を
用いて行なう場合の基本構成を第３図（、）に示す。同
図において、各誤り訂正装置は各誤り訂正符号毎に構成
された第１図の如き装置であり、誤り検出装置も含めた
全ての装置間で、これらのデータ入出力端子同士訃よび
エラー・フラグ入出力端子同士をそれぞれ３ステートの
人出カバッファを介して接続されている。但し誤り検出
装置では誤りの検出とエラー・フラグの更新のみを行な
うものとする。第３図（６）のように、各符号における
誤りの検出あるいは訂正が縦続に行なわれるように各装
置間のデータ及びエラー・フラグの転送をバッファによ
り制御すると、データは各誤り訂正装置を通過しなから
途々に訂正されていくので、データに対する全誤り訂正
システムの処理速度をあげることができる。また、各隣
接装置間でのみ接続されるようにノくスを切り離すと更
に速度は上がる。各誤り訂正において本発明による装置
は、入力されたエラー・フラグを参照して符号の持つ訂
正能力を十分発揮させるような誤り訂正を行なうととも
に訂正後にエラー・フラグの更新を行なうので、どの誤
り訂正でも同様に強力な誤り訂正を行なうことができる
。各符号による対応してそれぞれ別の装置を用いて上記
のように縦続に動作させると、処理速度は速いがシステ
ム全体の装置規模が大きくなる。第３図（１）のように
装置は各符号に対してそれぞれ１つだけ用い、装置間の
データ及びエラー・フラグの転送を全て同一のバス上で
行ない、これを制御することによって誤り検出及び誤り
訂正を複数回行なうようにするとシステム全体の装置規
模は増加しない。データ及びエラー・フラグは の経路を任意回数通った後３４から出力されるものとす
る。但し、全誤り訂正システムの処理速度は遅くなる。

尚、誤り検出や訂正を各符号で複数回行なうと１度ずつ
行なった場合よりも全体の訂正能力が更に向上する。ま
た、誤り検出符号及び誤り訂正符号に全て同種類の符号
（例えば、検査データが２つのリード・ソロモン符号）
を用Ｘ、また場合には、全ての誤り検出と誤り訂正をた
だ１つの第１図の如き誤り訂正装置によって行なうこと
ができる。すなわち、各誤り訂正ではそれぞれ訂正に用
いる符号について前述したような誤り訂正エラー・フラ
グの更新を符号語毎に行なう。また各誤り検出では、誤
り訂正装置の動作を一部省略、変更することによって誤
りの検出とエラー・フラグの更新のみを行なうようにす
る。通常各符号によって１つの符号語を構成するデータ
が異っているため、符号ごとにアドレス・カウンタ２２
の動作を制御する必要があるが、これはタイミング・コ
ントロール回路２３によって容易に行なわれる。

したがって、この場合は、非常に小さな装置規模で複数
の符号による誤り検出及び誤り訂正をそれぞれ任意回数
繰り返して行なうことができ、また各誤り訂正において
は前述のような強力な誤り訂正を行なうことができる。

但し全誤り訂正における処理速度は、１つの誤り訂正装
置を繰り返し用いているため遅くなり、誤り訂正の繰り
返し回数は要求される処理；速度によって制限される。

発明の効果 以上のように、本発明によれば、プログラム・データ等
の一般のディジタル・データが必ずしもデータを送出し
ながら誤り訂正を行なう必要がないことを考慮して、１
つの符号語に対する誤り訂正とエラー・フラグの更新を
３段階の動作に分割して行なうようにしたので、複雑な
訂正方法とエラー・フラグ処理が可能となり、誤り訂正
符号の訂正能力を十分に発揮させることができると共に
訂正後の誤りの状態を正確に知らせることができる。ま
た、本発明の装置は比較的容易に実現できる。第１図を
例にとると、加算器、Ｄフリップ・フロップ、カウンタ
などには汎用のＩＣが使用でき、α　乗算器はＲＯＭあ
るいはゲートの組み合わせ、１＋αｊ−”除算器はＱＭ
またはＲＯＭとゲートの組み合せなどにより容易に実現
でき、３一段階の各動作も同一符号語への規則的な３回
のアクセスによって行なわれるため装置内のタイミング
制御も容易である。本発明の装置によって複数の符号に
より多重符号化されたデータの誤り訂正を行なえば、各
誤り訂正において、前段の誤り訂正後に更新されたエラ
ー・フラグを参照して十分な訂正を行なうので全体とし
て非常に強力な誤り訂正を行なうことができる。特に、
複数の符号がすべて同種類の符号であるならば、通常符
号毎に必要な誤り訂正装置が、１つの本発明の誤り訂正
装置で済み、非常に小さな装置規模で、多重符号化され
たデータに対して各符号による誤り検出あるいは誤り訂
正をそれぞれ任意回数行なうことができる。

また、このとき装置内のタイミング制御を符号毎に切り
換える必要があるがこれも容易に行なえる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は実施例の
動作を示すタイミング図、第３図は本発明の誤り訂正装
置を用いて構成した多重符号化されたデータ・ブロック
の全誤り訂正処理システムの例を示す図。 出願人　パイオニア株式会社 代理人　弁理士　藤　村　元　彦

Claims (3)

【特許請求の範囲】
1. （１）情報データと検査データからなる誤り訂正符号の
   符号語の誤り訂正をなす誤り訂正方式であって、あらか
   じめめられた誤りの状態を示すために少ｌくとも１ビツ
   トからなるエラー・フラグを各データに対応せしめ、メ
   モリに記憶された誤り訂正を行なうべきデータ及び各デ
   ータに対応したエラー・フラグに対して前記符号語毎に
   ３回連続してアクセスして１つの符号語を構成するデー
   タの誤り訂正とエラー・フラグの更新を行なうことを特
   徴とする誤り訂正方式。
2. （２）前記３回のアクセスにおいて、第１のアクセスで
   は、符号語を構成する各データとデータに対応したエラ
   ー・フラグを読み出して、データより誤りのパターン及
   び位置をめるもととなるシンドロームを算出すると共に
   、誤りのパターン及び位置をめる方法をエラー・フラグ
   とシンドロームにより決定し、第２のアクセスでは、再
   び符号語を構成する各データとデータに対応したエラー
   ・フラグを読み出すと共に、第１のアクセスで決定され
   た方法に従いシンドロームより誤りパターンをめかつシ
   ンドロームとエラー・フラグより誤り位置をめて、誤っ
   たデータがアクセスされている期間中にそのデータの訂
   正を行ない直ちにメモリの同じアドレスに書き込み、更
   にデータ及びエラー・フラグへのアクセスが終了した時
   点でエラー・フラグの更新値を決定し、第３のアクセス
   では、更新されたエラー・フラグのメモリへの書き込み
   を行なうことを特徴とする特許請求の範囲第１項記載の
   誤り訂正方式。
3. （３）前記３回のアクセスにおいて各データとエラー・
   フラグへのアクセスを全て同じアドレス指定タイミング
   で行なうことを特徴とする特許請求の範囲第１項又は第
   ２項記載の誤り訂正方式。