JPS60207449A

JPS60207449A - ゼロクロス−サイクル制御ゲ−ト回路

Info

Publication number: JPS60207449A
Application number: JP6373284A
Authority: JP
Inventors: Katsuyoshi Mase; 勝好間瀬; Shuhei Yasuda; 周平安田
Original assignee: Toshiba Corp; Hasegawa Manufacturing Co Ltd
Current assignee: Toshiba Corp; Hasegawa Manufacturing Co Ltd
Priority date: 1984-03-31
Filing date: 1984-03-31
Publication date: 1985-10-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、サイリスタによる交流電力調整を行なうた
めのゼロクロス−サイクル制御ダート回路に関する。

〔発明の技術的背景〕

一般に、誘導負荷に交流電力をサイクル単位で供給する
場合、片励磁を避けるために、交流電力を極性の決まっ
た１サイクルの整数倍にして負荷に供給しなければなら
ない。このため、従来は例えば第１図に示す５ようなｙ
−ト回路を用いてサイリスタの導通／遮断制御を行ない
誘導負荷に電力を供給している。すなわち、交流信号の
周波数に同期された矩形波信号（同期信号）　５ＹＮＣ
が供給される端子１１１１Ｃは、イン／り一部１２の入
力端およびフリップフロップＦＦｌのクロック／４ルス
入力端ＣＰＩが接続される。

上記インバータ１２の出力端には、上記フリップフロラ
７°ＦＦｌのクリア端子ＣＬＩが、また、ディレー回路
ＤＩを介してフリップフロップＦＦ２のクロック／４ル
ス入力端ＣＰ２がそれぞれ接続される。また、上記フリ
ップフロップＦＦＩの出力端Ｑ１には、上記フリップフ
ロップＦＦ２のクリア端子ＣＬ２が接続され、フリップ
フロップＦＦＩの出力端ＱＪＫは、出力信号ＯＵＴ　２
を得る出力端子１３が接続される。上記フリップフロッ
プＦＦ、のデータ入力端Ｄ２には負荷に供給する交流信
号のサイクル数を決定するための制御信号Ｃ８が供給さ
れる端子１４が接続される。また、このフリップフロッ
プＦＦ、の出力端Ｑ２には、ディレー回路Ｄ２を介して
前記フリップフロラ７’ＦＦ、のデータ入力端Ｄ１が接
続されるとともに、出力端Ｃ了には出力信号ＯＵＴ　ｌ
を得るための出力端子１５が接続されて構成される。

そして、第２図に示すように、交流電源１６を誘導負荷
１７に供給するためのスイッチ素子としてのサイリスタ
１８１，１８２のｒ−）に、前記第１図の回路の出力Ｏ
ＵＴ　１　、　ＯＵＴ　Ｘを供給して導通／遮断制御す
るよう圧している。

次に１上記のような構成において、第３図のタイミング
チャートを参照しつつ動作を説明する。なお、ここでは
各端子の符号とこれらの端子に供給される信号とに同一
の符号を付している。交流電源１７から発生される交流
信号の周波数に同期された同期信号Ｓ　ＹＮＣは、フリ
ップフロップＦＦ、のクロックパルス入力端ＣＰ１ｉｃ
供給されるとともに１この同期信号５ＹＮＣをインバー
タ１２によって反転した信号が上記フリップフロップＦ
ＦＩのクリア端子ＣＬＪに供給される。また、上記イン
バータ１２の出力は、ディレー回路ＤＪによって遅延さ
れ、この遅延された信号がフリップフロップＦＦ、のク
ロックツ４ルス入力端ＣＰ２１Ｃ供給される。そして、
時真Ｉｔ１において、制御信号ｃｓがノ１イ（’Ｈ’）
レベルに立ち上がると、この制御信号が″′Ｈ＃レヘル
（Ｄ　期ｎｌＪ　（ｔ　１〜ｔ２　）、クロックパルス
ＣＰ２の立ち上がシに同期してフリップフロップＦＦ、
の出力Ｑ２．Ｑ丁が１Ｈ”しにルおよびロー（″Ｌ’）
レベルとなる。また、クリア信号ＣＬ２の立ち上がりに
同期して、上記フリップフロップＦＦ、の出力Ｑ２．Ｑ
；＃Ｅ”Ｌ”レベルおよび１Ｈ″レベルとなる。上記フ
リップフロップＦＦ、の出力Ｑ２は、ディレー回路Ｄ２
によって遅延され、フリップフロップＦＦ、にデータＤ
１として供給される。このフリップフロップＦＦ１の出
力Ｑ　１１　Ｑ　１は、同期信号５ＹＮＣの立ち上がシ
に同期して”Ｈ”レベルとなシ、上記同期信号５ＹＮＣ
の反転信号ＣＬＪの＠Ｈ＃しくルに同期して″Ｌ＃レベ
ルとなる。上記フリップフロップＦＦ２．ＦＦ’ｌの出
力Ｑ２．Ｑｌ−が出力信号ＯＵＴ　Ｊ　、　ＯＵＴ　２
としてサイリスタ１８１　。

１８２のｒ−トに供給され、このサイリスタ１８１．１
８ｘｌｌＣよシ交流電源１６から誘導負荷１７へ供給す
る交流電力を極性の決まった１サイクルの整数倍にして
いる。

〔背景技術の問題点〕

ところで、サイクル制御の要請の１つとしてゼロクロス
があげられるが、前記第１図に示した回路では、ディレ
ー回路ＤＪ　、Ｄ２を使用しているため、フリップフロ
ップＦ　Ｆ　１　ｒ　Ｆ　Ｆ　鵞の出力ｃ丁、ｃ丁がゼ
ロクロス点かられずかに遅れ（数１０μｓ）、この遅れ
のためにゼロクロスの特徴の１つである低ノイズ性を弱
める欠点がある。

また、ディレー回路ＤＩ　、Ｄ２によシ信号（ＣＦ２　
、ＤＩ　）の立ち上がシ、立ち下がシが緩やかになるた
め、回路が誤動作する恐れがあ石Ｏ〔発明の目的〕この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、正確なゼロクロスによシ低ノ
イズで確実な動作を保証できるゼロクロス−サイクル制
御ケ゛−ト回路を提供することである。

〔発明の概要〕

すなわち、この発明においては、上記の目的を達成する
ために、連続した交流信号からゼロクロスで極性の決ま
った１サイクルの整数倍の波形を抽出するための？−）
回路において、クロックパルス入力端に上記交流信号の
周波数に同期された同期信号が供給され、データ入力端
に上記交流信号を負荷に供給するサイクル数を決定する
ための制御信号が供給されるＤ形フリツゾフロツプを設
けるとともに、このフリソゲフロッグの出力と上記同期
信号とに基づいて交流電源と負荷との間に挿接された第
１のスイッチ素子をスイッチング制御する第１の論理回
路、および上記フリップフロップの出力と上記同期信号
の反転信号とに基づいて交流電源と負荷との間に挿接さ
れた第２のスイッチ素子をスイッチング制御する第２の
論理回路とを設けたものである。

〔発明の実施例〕

以下、この発明の一実施例について図面を参照して説明
する。第４図において、ＦＦ、はＤ形フリツゾフロツプ
で、このフリソゲフロッグＦＦ３のデータ入力端りには
、負荷に供給する交流信号のサイクル数を決定するため
の制御信号ＣＳが供給される端子１９が接続される。ま
た、上記フリソゲフロッグＦＦ、のクロックツぞルス入
力端ｃｐには、交流信号の周波数に同期された矩形波信
号（同期信号）　５ＹＮＣが供給される端子２０が接続
される。上記フリソゲフロッグＦＦ３の出力端Ｑには、
アンド回路２１．２２の一方の入力端がそれぞれ接続さ
れる。上記アンド回路２１の他方の入力端には、前記同
期信号５ＹＮＣが供給される端子２０が接続され、上記
アンド回路２２の他方の入力端には、入力端が上記端子
２０に接続されたインパ〜り２３の出力端が接続される
。そして、上記アンド回路２１の出力端には、出力信号
ＯＵＴ　１を得るための出力端子２４が接続され、上記
アンド回路２２の出力端には、出力信号ＯＵＴ　２を得
るための出力端子２５が接続されて成る。

上記アンド回路２１．２２の出力は、前記第２図におけ
るサイリスタ１８１　＋　１８２のｒ　−トに供給され
、導通／遮断制御を行なって交流電力を極性の決まった
１サイクルの整数倍にして誘導負荷１７に供給するよう
にしている。

次に、上記のような構成において第５図のタイミングチ
ャートを参照しつつ動作を説明する。

同期信号５ＹＮＣがフリップフロラｆＦＦ、のクロック
パルス入力端に供給され、時刻ｔ工にお込て制御信号Ｃ
８が′Ｈ”レベルに立ち上がると、フリソゲフロッグＦ
Ｆｊの出力Ｑは、同期信号５ＹＮＣがＨ＃しくルとなる
時刻ｔ２において６Ｈ＃レベルとなる。そして、上記制
御信号Ｃ８が″Ｌ＃レベルとなると（時刻ｔａ　）、同
期信号５ＹＮＣの″Ｈ＃レベルへの立ち上がシに同期し
で、時刻Ｌ　７　Ｋ　７１Ｊ　７プフロツプＦＦ３の出
力Ｑは′Ｌ”レベルとなる。アンド回路２１の出力ＯＵ
Ｔ　１は、同期信号５ＹＮＣとフリップフロップＦＦ３
の出力Ｑとの論理積となるので、時刻ｔ２　ｒ　Ｌｉ間
およびｔａ　ｒ　Ｌｉ間において″Ｈ”レベルとなる。

一方、アンド回路２２から得られる出力信号ＯＵＴ、？
ハ、上記フリソゲフロッグＦＦ”３の出力Ｑとインバー
タ２３による同期信号５ＹＮＣの反転信号との論理積と
なるので、時刻ｔ３　＋　Ｌｉ間およびｔ６　＋　ｔｙ
間においてＨ”レベルとガる。

このような構成によれば、ディレー回路を使用していな
いので、遅延は回路の伝達時間（数１０　ｎｓ　）だけ
でちゃ、正確なゼロクロスが可能となシ、低ノイズ化で
きる。また、各信号波形の立ち上が）および立ち下がシ
は急峻でちゃ、誤動作の心配もなく確実々動作が得られ
る。

第６図は、前記第４図に示したゼロクロス−サイクルｆ
−ト回路を用いて構成した交流電力鍔整器を示している
。この交流電力調整器は、交流電源２６から電力が供給
される電気炉２７の温度を温度調節計２８で検出し、こ
の温度調節計２８の出力を交流電力制御回路２９に供給
して自動制御ループを形成して電気炉２７の温度をコン
トロールするものである。

第７図は、上記第６図の構成例を示している。

交流電源２６には、変圧器３０が接続され、この変圧器
３０によって変圧された電圧が各回路に供給される。上
記交流電源２６には、負荷としてのヒータ３１およびサ
イリスタ３２１　を介して閉ループが形成される。上記
サイリスタ３２１のアノード、カソード間には、サイリ
スタ３２宜のカソード、アノード間が接続される。

また、上記サイリスタ３２１のカソードとサイリスタ３
２２のアノードとの接続点には、抵抗Ｒ１の一端が接続
され、他端にはコンデンサＣ，を介して、上記サイリス
タ３２１のアノードとサイリスタ３２！のカソードとの
接続点が接続される。そして、上記サイリスタ３２１　
。

３２２のｒ−）にはそれぞれ、制御回路３３１゜３３鵞
の出力が供給される。この制御回路３３１゜３３２はそ
れぞれ、整流回路３４１．３４２、平滑化コンデンサＪ
　５１　ｒ　Ｊ　５ｔ　、フォトカブラｐｃｌ　、ｐｃ
、を構成するフォトトランジスタ３６１ｒ３６２、抵抗
３７１〜４０１，３７２〜４０２、トランジスタ４１１
　ｒ　４１２　、およびコンデンサ４２１．４２．から
成る。すなわち、前記変圧器３０の変圧出力が供給され
る整流回路３４１，３４ｇの出力端には、平滑化コンデ
ンサ３５１，３５．が接続される。上記平滑化コンデン
サ３５１，３５２の両電極間にはそれぞれ、抵抗３７．
．３８１、フォトトランジスタ３６１、および抵抗３７
２　ｙ　３８２　、フォトトランジスタ３６２が直列接
続される。また、この直列回路と並列にそれぞれ、抵抗
３９１１トランゾスタ４１１１抵抗４０１、および抵抗
３９２、トランジスタ４ノよ、抵抗４０．が直列接続さ
れる。上記トランジスタ４１１のベースには、上記抵抗
３７１と３８１　との接続点が接続され、上記トランジ
スタ４１２のペースには、上記抵抗３７２と３８２との
接続点が接続される。また、上記抵抗”１ｒ４０２の両
端には、コンデンサ４２１．４２．がそれぞれ接続され
る。そして、上記コンデンサ４２１の一方の電極には、
前記サイリスタ３２１のＰ−トが接続され、他方の電極
には、サイリスタ３２１のカソードが接続される。上記
コンデンサ４２２の一方の電極には、前記サイリスタ３
２２のｒ−トが接続され、他方の電極には、サイリスタ
３２２のカソードが接続されて成る。

一方、前記ヒータ３２の発熱温度を検出するための温度
調節計２８の出力端は、コンパレータ４３の非反転入力
端（ト）に接続される。上記コンパレータ４３の反転入
力端に）には抵抗４４を介して接地点が接続される。上
記コンツヤレータ４３の出力端には、可変抵抗４５およ
び抵抗４６を介して反転入力端Ｃ→が接続され、増幅回
路が構成される。上記コンツヤレータ４３の出力端には
、抵抗４７を介してコンパレータ４８の非反転入力端（
ト）が接続される。また、このコン・ぐレータ４８の非
反転入力端（ト）には、抵抗４９およびコンデンサ５０
をそれぞれ介して接地点が接続される。上記抵抗４７．
４９およびコンデンサ５０は遅延回路を構成しておシ、
これ延よって交流電源２６の電圧が負荷としてのヒータ
３１に急激に印加されないようにしてソフトスタートを
行なう。上記コンパレータ４８の反転入力端ＨＥは、抵
抗４９の一端が接続され、この抵抗４９の他端には、負
の直流電源−■と接地点間に直列接続された抵抗５０．
５１のうち、可変抵抗器５１が接続される。上記コン・
やレータ４８の出力端には、抵抗５２を介してコン・平
レータ５３の非反転入力端（ト）が接続されるとともに
１抵抗５４を介してコンパレータ４８の反転入力端（へ
）が接続される。上記コンパレータ４８、抵抗４９〜５
１および抵抗５４によってしくルシフト回路が構成され
る。上記コンパレータ５３０反転入力端ＨＫは、抵抗５
５を介して三角波発振器５６の出力端が接続され、この
コン・臂レータ５３の出力端には、抵抗５７を介シてフ
リップフロラｆ５Ｂのデータ入力端りが接続される。ま
た、上記フリ、ツブフロップ５８のデータ入力端りには
、ダイオード５９のカソードが接続され、このダイオー
ド５９のアノードには接地点が接続される。上記コン・
母レータ５３と三角波発振器５６とＫよって制御信号Ｃ
８が生成されるようになってｂる。また、前記変圧器３
０によって変圧され之交流信号は、抵抗６０．６１を介
してそれぞれコンノ臂レータ６２の非反転入力端（ト）
および反転入力端←）に供給される。上記コンパレータ
６２の非反転入力端（ト）には抵抗６３を介して接地点
が接続され、反転入力端（へ）には抵抗６４を介して接
地点が接続され、このコンパレータ６２から交流信号に
同期した矩形波信号（クロックパルス）８ＹＮＣ１ｆｉ
発生される。上記コンパレータ６２の出力端には、抵抗
６５を介して上記フリップフロップ５８のクロックパル
ス入力端ＣＰが接続されるとともに１上記抵抗６５を介
してナンド回路６６の２つの入力端がそれぞれ接続され
る。上記ナンド回路６６の２つの入力端と接地点間には
、ダイオード６７のカソード、アノード間がそれぞれ接
続される。また、上記抵抗６５とナンド回路６６の入力
端との接続点には、ナンド回路６８の一方の入力端が接
続され、このナンド回路６８の他方の入力端には前記フ
リップフロラｆ５Ｂの出力端Ｑが接続される。上記フリ
ップフロラ７６５８のクリア端子ＣＬには正の直流電源
＋Ｖが接続されＰＫ端子は接地される。

上記ナンド回路６８の出力端には、フォトカプラＰＣ１
を構成する発光ダイオード６９のカソード、アノード間
および抵抗７０を介して直流電源子Ｖが接続される。上
記フリップフロップ５８の出力端には、ナンド回路７１
の一方の入力端が接続され、このナンド回路２１の他方
の入力端には、前記ナンド回路６６の出力端が接続され
る。そして、上記ナンド回路７１の出力端には、フォト
カプラＰＣ２を構成する発光ダイオード７２のカソード
、アノード間および抵抗７３を介して直流電源子Ｖが接
続されて成る。

次に、上記のような構成において、動作を概略的に説明
する。ヒータ３１の温度は、温度調節計２８によって検
出され、この検出出力がコンノ臂レータ４３および抵抗
４４〜４６から成る増幅回路によって増幅される。この
増幅出力は、抵抗４７．４９およびコンデンサ５θから
成る遅延回路によって遅延され、コンパレータ４８の非
反転入力端（ト）に供給される。次に、上記コンパレー
タ４８によってレベルシフトが行すｂれ、所定の電圧レ
ベルに設定されてコンパレータ５３の非反転入力端（ト
）に供給される。そして、このコンパレータ５３の反転
入力端に）に供給される三角波発振器５６の出力との比
較が行なわれ、電力供給のサイクル数を決定するコント
ロー　／ｌ／　／４　／ｌ／　Ｘ　（制御信号Ｃ８）の
・やルス幅カ設定されてフリップフロップ５８のデータ
入力端りに供給される。一方、コンパレータ６２から出
力されるクロックパルスが同期信号５ＹＮＣとしてフリ
ップフロップ５８のクロックパルス入力端ＣＰに供給さ
れる。そして、ナンド回路６８の一方の入力端に上記同
期信号５ＹＮＣが供給され、他方の入力端にフリップフ
ロップ５８の出力Ｑが供給される。また、ナンドダート
７ノの一方の入力端には、インバータとして働くナンド
ダート６６による同期信号５ＹＮＣの反転信号が供給さ
れ、他方の入力端には上記フリップフロップ５８の出力
Ｑが供給される。上記フリップフロップ５８、ナンド回
路６６．６８および７１は前述した第４図の回路と基本
的には同じ動作を行なう、今、ナンド回路６８の出力が
“Ｌ″レベルナンド回路７ノの出力が″Ｈルベルである
トスると、フォトカプラＰＣ１の発光ダイオード６９が
発光され、フォトトランジスタ３６１がオン状態となる
。これによって、トランゾスタ４１．がオン状態となシ
、サイリスタ３２１のダートに電流が供給され、サイリ
スタ３２゜がターンオンする。従って、ヒータ３１への
通電路が形成され、とのヒータ３１が発熱される。

この時、フォトカプラＰＣ，の発光ダイオード７２は発
光しないので、フォトトランジスタ３６２はオフ状態で
あ夛、サイリスタ３２２は遮断状態である。

一方、ナンド回路６８の出力が”Ｈ″レベルナンド回路
７１の出力が″Ｌ’レベルの場合は、フォトカブ２２０
２０発光ダイオード７２が発光されてフォトトランジス
タ３６２がオン状態となる。これによって、トランジス
タ４１！がオン状態となシ、サイリスタ３２２にダート
電流が供給され、このサイリスタ３２冨がターンオンし
、ヒータ３１へ通電される。この時、サイリスタ３２ｘ
ｌｉＭ断状態にある。

上記ヒータ３ノへの通電によって、このヒータ３１が発
熱されると、この温度が温度調節計２８によって検出さ
れ、サイリスタ３２１　。

３２２によるヒータ３１への通電制御が行なわれ、ヒー
タ３１の発熱温度を一定に保つ。

このような構成によれば、正確なゼロクロスによシサイ
リスタ３２１ｒ３２２の導通／遮断制御が行なえるので
、低ノイズで誤動作の心配もなく確実な温度制御が行な
える。

〔発明の効果〕

以上説明したようにこの発明によれば、正確なゼロクロ
スによシ低ノイズで確実な動作を保証できるゼロクロス
−サイクル制御ダート回路が得られる。

【図面の簡単な説明】

第１図および第２図はそれぞれ従来のゼロクロス−サイ
クル制御ｆ−）回路を説明するための回路図、第３図は
上記第１図の回路の動作を説明するためのタイミングチ
ャート、第４図はこの発明の一実施例に係るゼロクロス
−サイクル制御ｒ−）回路を説明するための回路図、第
５図は上記第４図の回路の動作を説明するためのタイミ
ングチャート、第６図は上記第４図のゼロクロス−サイ
クル制御ｆ−）回路を用いた交流電力調整器の概略構成
図、第７図は上記第６図の構成例を示す回路図である。ＦＦ、・・・Ｄ形フリッゾフロッゾ、１６・・・交流電
源、１７・・・誘導負荷、１Ｂ！　ｒ１８．・・・サイ
リスク（第１．第２のスイッチ素子）、２１゜２２・・
・アンド回路（第１．第２の論理回路）。出願人代理人　弁理士　鈴　江　武　彦第１図第λ図第３図第６図

Claims

【特許請求の範囲】

（１）連続した交流信号からゼロクロスで極性の決まっ
た１サイクルの整数倍の波形を抽出するためのダート回
路において、クロックパルス入力端に上記交流信号の周
波数に同期された同期信号が供給され、データ入力端に
上記交流信号を負荷に供給するサイクル数を決定するた
めの制御信号が供給されるＤ形フリップフロッゾと、こ
のフリップフロップの出力と上記同期信号とに基づいて
交流電源と負荷との間に挿接された第１のスイッチ素子
をスイッチング制御する第１の論理回路と、上記フリッ
プフロップの出力と上記同期信号の反転信号とに基づい
て交流電源と負荷との間に挿接された第２のスイッチ素
子をスイッチング制御する第２の論理回路とを具備した
ことを特徴とするゼロクロス−サイクル制御デー）回路
。
（２）上記第１．第２の論理回路はそれぞれ、アンド回
路から成ることを特徴とする特許請求の範囲第１項記載
のゼロクロス−サイクル制御ｒ−）回路。
（３）　上記第１．第２の論理回路はそれぞれ、ナンド
回路から成ることを特徴とする特許請求の範囲第１項記
載のゼロクロス−サイクル制御ダート回路。
（４）上記第１．第２の論理回路のうち、一方はアンド
回路、他方はナンド回路から成ることを特徴とする特許
請求の範囲第１項記載のゼロクロス−サイクル制御ダー
ト回路。