JPS60209784A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は表示制御装置に関する。

〔発明の技術的背景とその問題点〕

ラスク走査型ＣＲＴの文字表示制御を行なう表示制御回
路はＩＣチップ上に集積され、既に多数発表されている
。最近では文字単位の表示制御のみならず、ドツト単位
で細かく表示／描画する制御機能がオフィスコンビ・ユ
ータ用ＣＲＴ端末や通信端末装置、そして比較的高級な
パーソナルコンピュータにもめられつつある。又、文字
表示についても漢字表示やワードプロセッサとして、従
来の表示制御回路にはない、より高度な機能が要求され
ている。

ところで、上記表示制御回路を使用したＣＲＴ表示シス
テムにおいて、表示メモリとして比較的低速なメモリを
使用した場合、ＣＰＵとのアクセス競合の問題が生じる
。通常はこの問題を避けるため、表示期間中はＣＰＵア
クセスを禁止する制御方式がとられる。しかしながら、
この方式によればＣＰＵアクセス時における待ち時間が
大きい他、短かい水平表示期間内にＣＰＵアクセスを完
了させるための種々の工夫及び、場合によっては余分な
ハードウェアを付加しなければならないといった配慮を
必要としていた。

〔発明の目的〕

本発明は上記事情に鑑みてなされたものであり、同一の
属性コードが連続する場合に限り、表示期間中であって
もＣＰＵアクセスを許丁表示制御装置を提供することを
目的とする。

〔発明の概要〕

本発明は、表示属性制御がなされるＣＲＴ表示システム
において、属性コールドは連続した表示文字間で同一に
なる場合が多いことに着目し、属性コードを書込む際、
次の文字の属性と同一であれば、表示属性コードを構成
する特定のビット位置にあらかじめ″１”を書込んでお
く。

そして、ＣＰＵ　アクセスは直前の表示アクセスによっ
て読出された上記特定ビットの内容が１１”のときだけ
行なわれ、このＣＰＵアクセス、の際、属性コードレジ
スタの内容が変化しない様に、属性コードレジスタに対
するクロックの供給を禁止する構成とした。こ９様に、
同一の属性コードが連続する場合、ＣＰＵアクセスを許
すための制御ビットを表示属性コードに付加し、表示期
間中であってもＣＰＵによる表示メモリアクセスを実現
するものである。

このことにより、ＣＩＰＵの待ち時間がなくなり高速ア
クセスが可能となる。

〔発明の実施例〕

以下、図面を使用して本発明実施例につき詳細に説明す
る。

第１図は本発明の実施例を示すブロック図である。図に
おいて、１は表示メモリ（ＤＭ）である。表示メモリ１
には、佃ビット幅の表示又字コード及びその表示属性コ
ードが記憶される。

２は表示アドレス生成回路（Ａ（ｌである。表示アドレ
ス生成回路２は上記表示メモリ１に対し表示アドレスを
与える。

３はアドレスマルテグレクｆ（ＭＵＸ）である、アドレ
スマルチグレクｆ３は上記表示アドレス生成回路２及び
ＣＰＵアドレスバス（ＣＰＵ　ＡＤＲ）を介してＣＰＵ
（区示せず）から供給されるそれぞれのアドレスデータ
を得、いずれか一方のアドレスデータを選択し表示メモ
リ１へ供給する。

４は表示メモリ１とＣＰＵデータバス（ＣＰＵＤＡＴ）
の間でデータ転送を行なうだめのデータバッファ（ＤＢ
）である。５は表示父子コードレジスタ（ＣＲ）、６は
属性コードレジスタ（ＡＴＲ）である。表示文￥コード
レジスタ５に一時保持される表示文字コードは文字パタ
ーン発生器７（ＰＧ）へ、又、属性コードレジスタ６へ
一時保持される属性コードは属性コードデコータ９へ供
給される。上記文字パターン発生器７は入力される表示
文字コードをパターンデータへ、又、属性コードデコー
ダ９はその表示文字パターンに対し、表示色９反転１点
滅等の属性を与えるための制御信号を生成出力する。

８はシフトレジスタ（Ｐ／８）である。シフトレジスタ
８は、上記文字ノ’？ターン発生器７により変換出力さ
れるパターンデータの並列直列変換を行ないシリアルド
ツト信号としてビデオ信号出力回路（ＶＤ）へ供給する
。口は表示アクセス及びＣＰＵアクセスのタイミングを
制御するタイミングを制御するタイミング制卸回路（Ｔ
Ｃ）であって、上記各回路ブロックに対し各種制御信号
（ＣＰ８ＥＬ　、　ＣＣＬＫ　、　ＡＴＣＬＫ　。

ＣＰＷＡＩＴ　ｉ　ＣＨＣＬＫ　）を生成出力する　タ
イミング制御回路Ｕは本発明の中枢をなすものであって
、その内部構成及び上記各種制御信号については第２図
以降に詳細に示されている。

第３図は第１図に示したタイミング制御回路の内部構成
のうち、ＣＰＵアクセス制御に関する部分のみを抽出し
て示した回路実施例である。

図中、１１１は、ＣＰＵからのアクセス要求（ＣＰＲＢ
Ｑ）を受付け、ＣＰＵに対しウェイト信号（ＣＰＷＡＩ
Ｔ　）を生成出力するフリツノフロッグＣＦ／ＦＪ）、
１１２はＣＰＵアクセス要求と表示制御回路とのタイミ
ング同期をとるフリップフロップ（Ｆ／Ｆ、？）　、　
３３　、３４はＣＰＵアクセスのタイミングを与えるフ
リップフロッグ（Ｆ／Ｆ３．Ｆ／Ｆ４）である。

上記ソリツブフロツノ１１１のＱ出力とＣＰＵアクセス
要求信号、であるＣＰＲＥＱ　はアンドダート１１５を
介し、ＣＰＵに対する待ち信号であるＣＰＷＡＩＴ　と
して供給される。上記ソリツブフロツノ１１２は、フリ
ップフロップ１１ノのＱ出力をデータとして得、そのＱ
出力をアンドゲート１１６の一方の入力端子へ供給する
。アンドゲート１１６の他方の入力端子へはフリップフ
ロッグ１１３の回出力及び属性コードレジスタ６の最上
位ピッ）　＜　ＡＴＶ　）の内容が供給されており、こ
こで論理積条件がと、られ、その結果がフリップフロッ
グ１１３のデータ入力端子（Ｄ）へ供給される。フリッ
プフロツノ１１３のＱ出力はフリップフロップ１１４の
データ入力端子（Ｄ）へ、回出力はアンドゲート１１６
及びナンドダート１１９の一方の入力端子へ供給される
。ナンドダート１１９の他方の入力端子へはクロック信
号（ＣＫｔ）が供給されており、ここで否定論理積条件
のとられた出力はセットｚ４ルｘ　（ＡＴＣＬＫ）とし
て属性コードレジスタ６へ供給される。クロック信号（
”Ｋ！　）は他にインバータ１１８を介しソリツブフロ
ツノ１１４のクロック入力端子へも供給されている′。

フリツノフロツノ１１４のＱ出力はフリップフロラｆｌ
　１１０’）クロック入力端子へ、回出力はアンドゲー
トｘ２ｏの一方の入力端子へ供給される。

アンドゲート１２０の他方の入力端子へはフリップフロ
ッグ１１３のＱ出力が供給されており、ここで論理積条
件のとられた結果は選択信号（ＣＰＳＥＬ）としてアド
レスマルテプレクｆ３及びパスドライバ４へ供給される
。

尚、上記ソリツブフロツノ１１２，１１３のクロック入
力端子へはクロック信号（ＣＫｌ）が供給される。

第２図、第４図は本発明の動作を示すタイミングチャー
トであり、第２図は第１図の、第４図は第３図にそれぞ
れ示した実施例の動作タイミングを示す。各信号名及び
Ｏ枠内の英記号は第１図及び第３図のそれと対応するも
のとする。

以下、本発明実施例の動作につき詳細に述べる。まず、
第１図に示した実施例の動作につき、第２図に示したタ
イミングチャートを参照しながら説明する。

まず、アドレス生成回路２により生成された表示アドレ
スが、アドレスマルチプレクｆ３を介し表示メモリ１に
与えられる。表示メモリ１から読出された表示文字コー
ド及び表示属性コードはそれぞれ、ＣＣＣＬＫ　及びＡ
ＴＣＬＫ　のセットツクレスの到来を待って表示文字コ
ードンジスタ５及び属性コードレジスタ６にセットされ
る。

ここでセットされた表示文字コードは文字パターン発生
器７によって文字ノ＋ターンデータに変換され、シフト
レジスタ８により直列データに変換される。一方、属性
コードは属性コードデコーダ９によって属性制御信号に
変換される。

ビデオ信号出力回路１０では文字ノぐターン直列データ
（シリアルドツト）を属性制御信号によって加工し、最
終的なビデオ信号として図示されないＣＲＴモニタへ供
給する。

タイミング制御回路１ノは、ＣＰＵからアクセス要求信
号（Ｃ’ＲＲＥＱ　）　を受付け、ＣＰＵに対しウェイ
ト信号（ＣＰＷＡＩＴ　）を出力すると共に、ＣＰ　Ｕ
　チー１’　ハス（ＣＰＵ　ＤＡＴ　）　と表示メモリ
１の間でデータ転送を行なうための制御信号（ＣＰＳＥ
Ｌ　）　を出力する１ 、ｊ７）ＣＰＵアクセスは、直前の表示アクセスによっ
て読出された属性コードの最上位ビット（ＡＴＴ）が１
１＃のときだけ行なわれる。即ち、通常、表示属性コー
ドは連続した表示文字間で同一になる場合が多いことに
着目し、表示属性コードを書込む際、次の表示文字の属
性と同一であればあらかじめ上位ビットを“１”に設定
し書込んでおく。

ＣＰＵアクセスの際、属牲コードレジスタ６の内容が更
新されない様に属性コードレジスタ６に対するセットツ
クレス（ＡＴＣＬＫ）の供給を禁止する。第２図に示し
た動作タイミング中、破線部分が該当する。

上記動作につき第３図に示した回路実施例及び第４図に
示したタイミングチャートを参照しながら詳細に説明す
る。

第３図に示したタイミング制御回路Ｕは、ＣＰＵアクセ
スのタイミング信号（ＣＰＳＥＬ　）及び属性コードレ
ジスタ６のセラ）　ノ４レス（ＡＴＣＬＫ）を生成出力
する。フリツノフロツノ１１ノによって受付けられたＣ
ＰＵアクセス要求信号（ＣＰＲＢＱ　）　は、フリツノ
フロラｆ１１２にて表示制御回路との同期がとられ、表
示属性コードの最上位ピッ）　（ＡＴ？　）力Ｓ　＠　
１”　＃になる迄待たされる。このＡＴ、ピットが１”
になると、フリツノフロラｆ１１２がセットされ、属性
コードレジスタ６へ供給すべきセットハレス（ＡＴＣＬ
Ｋ）の出力を禁止すると共にフリップフロップ１１４を
セットする。フリップフロップ１１３と１１４の出力に
基づき、アンドダート１２０を介してＣＰＳＥＬ信号を
生成出力し、このことによりＣＰＵアクセスを行なう。

第４図にその動作タイミングが示されている。

上述した様に本発明は、同一の属性コードが連続する場
合、ＣＰＵアクセスを許すための制御ビットを属性コー
ドに付加することにより、表示期間内であってもＣＰＵ
アクセスを可能とすることを特徴とするものである。

尚、本発明実施例では属性コードの特定の１ビツトなＣ
ＰＵアクセスのための制御ビットとしたが、任意のコー
ドを割当てそれをデコードすることによっても同様の制
御が可能である。

〔発明の効果〕

以上説明の如く本発明によれば以下に列挙する効果を奏
する。

（１）　表示期間内であってもＣＰＵアクセスが可能と
なるため、ＣＰＵのアクセス待ちのための時間がなくな
り高速アクセスが実現出来る。

（２）比較的低速の表示メモリを使用しても高速メモリ
を使用した場合と同等の効果が得られるため、低コスト
化に有利である。

（３）短かい水平非表示期間内にＣＰＵアクセスを完了
させるために必要とされる種々の工夫が不要となり設計
者の負担が軽減される。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示した実施例の動作を示すタイミングチャート、
第３図は第１図に示したタイミング制御回路のうち本発
明と関係する部分のみを抽出して示した回路実施例、第
４図は第３図に示した回路実施例の動作を示すタイミン
グチャートである。 、１・・・表示メモＩＪ（ＤＭ）、５・・・表示文字コ
ードレジスタ（ＣＲ）、６・・・属性コードレジスタ（
ＡＴＲ）、１１・・・タイミング制御回路（ＴＣ）、１
１１〜１１４・・・フリツノ７日ツゾ（Ｆ／ＦＪ〜Ｆ／
Ｆ４）、１１５，１１６，１２０・・・アンドゲート、
１１９・・・ナントゲート、１１７，１１８・・・イン
バータダート。 １図 二 第３図 １１′ｊ

Claims (1)

【特許請求の範囲】
1. 表示文字コード及びその表示属性コードを記憶する表示
   メモリをＣＰＵと表示制御回路が競合使用することによ
   りデータ更新ならびに表示を行なう表示システムにおい
   て、外部より供給されるクロックに基づき上記表示メモ
   リから読出された表示属性コードを一時的に記憶する属
   性コードレジスタと、この属性コードレジスタに一時的
   に格納された表示属性コードの任意ビットまたは任意コ
   ーｒのデコード信号を検出して上記表示メモリに対しＣ
   ＰＵアクセスを許可する第１の制御回路と、この第１の
   制御回路出力によっては表示属性コード続出しのための
   表示アクセスの代わりにＣＰＵアクセスを行なう第２の
   制御回路と、この第２の制御回路にょるＣＰＵアクセス
   の際上記属性コードレジスタの内容が更新されない様に
   上記属性コードレジスタに対するクロックの供給を禁止
   する第３の制御回路とから成ることを特徴とする表示制
   御装置。