JPS60209873A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ベクトルデータを高速に処理する処理装置に
関する。

【発明の背景〕

ベクトルプロセッサのより高速な処理を達成するには、
主記憶操作におけるコンフリクト要因の解消及び軽減が
課題となっている。中でも、ベクトルレジスタにより高
速なレジスタ間演算を可能としているベクトルプロセッ
サでは、主記憶とのデータ転送量を抑える必要があるが
、第１図に示すようなりＯループの従来技術による処理
手順を第２図を用いて説明する。

第１図に示すＤＯループでは、Ａ（２）とＡ（１）の減
算結果を５（１）に格納し、Ａ（３）とＡ（２）の減算
結果を５（２）に格納するように順次Ａ（ｉ＋１）とＡ
　（ｉ）の差をＳ　（Ｌ）に格納する操作をｉが１から
Ｎの値をとる場合について繰り返す。このような処理に
あたり、第２図に示すような、ベクトルレジスタを採用
している従来方式のベクトルプロセッサでは、次の４つ
の命令により処理してきた。

命令１：Ａ（２）〜Ａ（Ｎ＋１）の一連のデータを、主
記憶ｌから、主記憶参照制御回路２を用いて、順次取り
出し、ベクトルレジスタ１１の各エレメントデータとし
て書込む。

命令２：Ａ（１）〜Ａ　（Ｎ）の一連のデータを、主記
憶１から、主記憶参照制御回路３を用いて、順次取り出
し、ベクトルレジスタ１２の各ニレメン１〜データとし
て書込む。

命令３：ベクトルレジスタ１１と１２の同じエレメント
番号を持つデータ間の減算を演算器７により処理し、ベ
クトルレジスタ１３のエレメントデータとして、対応す
るエレメント番号の格納場所に書き込む。

命令４：ベクトルレジスタ１３に書き込まれた一連の演
算結果を、次々と読み出し、主記憶格納制御回路４を用
いて、主記憶１上のＳ　（１）〜５（Ｎ）に対応するア
ドレスに順次書き込む。

これらのベクトルレジスタと、演算器、主記憶制御回路
との接続には自由度があり、処理装置に入力された命令
列もしくは、ハードウェアにより決定される。ベクトル
レジスタの書き込みに際しては、スイッチマトリクス５
が、ベクトルレジスタの読み出しに際しては、スイッチ
マトリクス６が用いられる。第２図のスイッチマトリク
ス５〜６の破線は、第１図のプログラムを処理する際の
一接続例を示したもので、データが矢印の方向に転送さ
れることにより、命令１〜命令４の一連の処理が進めら
れる。スカラレジスタ２０及びベクトルレジスタｌＯは
、第１図の例では使用されなかったため、スイッチマト
リクスも、切れて表わされている。

主記憶参照回路２，３で参照するアドレスは、Ａ（２）
〜Ａ　（Ｎ）について重複しているので、Ａ　（１）〜
Ａ（Ｎ＋１）のＮ＋１種のデータを得るために、２Ｎ回
のデータ参照がなされる。しかも、重複しているＮ−１
回の参照については、同ｌのバンクを、少なくとも２回
ずつパンクビジータイムという一定時間専有するので、
バンクコンフリクトによるロスタイムが生じやすいとい
う欠点がある。しかも、一般に、主記憶に対してはベク
トル命令によるアクセスの他に、スカラ処理や外部入出
力時によるアクセスが同時に行われることがあり、相互
の干渉による性能低下を避ける上からも不要な主記憶参
照の回数が多すぎることが、ベクトルプロセッサの性能
に悪影響を及ぼしてきた。ベクトルレジスタによる高速
化効果をあげるには、従来技術では、エレメント番号の
異なるベクトルレジスタデータ間での処理一般に対して
有効な手段が用意されていない。シフト演算器による１
番目のデータとｉ＋１番目のデータ間のエレメントにま
たがったシフト命令は従来機にも存在するが、論理シフ
トにより、シフト後のデータが失われるため、ベクトル
データあたりのエレメント数であるベクトル長の扱いが
複雑で、使えなかったり、終端処理をスカラー処理させ
るために。

低速化するといった問題があった。

〔発明の目的〕

本発明の目的は、第１図のような同一データの主記憶参
照回数を、演′Ｌ″ｔ、器を追加使用せずに半減しうる
ような、ベクトル処理装置を提供することにある。

〔発明の概要Ｊ 本発明の装置は、複数ベクトルレジスタと、１以上のス
カラレジスタを有し、２つのベクトルレジスタにベクト
ルデータをエレメント番号が１だけ異なるように重複し
て格納するに際し、該エレメント番号が１だけ後となる
ベクトルレジスタと、該エレメント番号が１だけ前とな
るベクトルレジスタの第０エレメント部分に格納するデ
ータを保持するスカラレジスタより、該エレメント番号
が１だけ前となるベクトルレジスタを得る命令手段を有
することを特徴とするものである。

〔発明の実施例〕

以下、本発明の実施例を、第３図〜第５図を用いて詳細
に説明する。本例では、第３図に表わされるような処理
により、ｉが１〜Ｎに相当するＡ（ｉ　＋　１　）を格
納したベクトルレジスタＶ　Ｒｊ、および、ベクトル処
理の前処理によってあらかじめＡ（１）データを格納し
であるスカラレジスタＳＲを用いて、Ａ（ｉ）データを
格納したベクトルレジスタＶＲｉ、および、Ａ（Ｎ＋１
）データを処理実行後のＳＲに得る命令を用いる。

ただし、２１は５Ｒ１２２〜２６はＡ（２）〜Ａ（Ｎ＋
１）データのベクトルレジスタＶＲｊ上の格納場所、３
２〜３６はＡ（１）〜Ａ　（Ｎ）のＶ　Ｒｉ上の格納場
所をそれぞれ示す。

第３図の処理を行う命令を用いた、本発明による、第１
図のプログラム処理手順を、第４図を用いて以下に説明
する。本発明に特に関連のない部分は、従来方式ベクト
ルプロセッサによるものとし、説明は簡略に止める。本
実施例では、以下の５つの命令を用いて説明する。

命令１＝主記憶参照制御回路２により、主記憶１から取
り出した一連のデータＡ（２）〜Ａ（Ｎ＋１）を、第２
．第３の命令で並列かつ高速に読み出す目的で、従来技
術に従い、２０１〜２０２の２つの書き込み口を経て、
ベクトルレジスタ１０および１２に書き込む。

命令２：命令ｌでＡ（２）〜Ａ（Ｎ＋１）を書き込んだ
ベクトルレジスタｌＯ及び、ベクトル命令の処理の前処
理でＡ（１）のデータをあらかじめ書き込んでおいた、
スカラレジスタ２０を読み出し、ベクトルレジスタ１１
に、第３図に示すＶ　Ｒｉのような結果を書き込み、ス
カラレジスタ２０には、第３図に示すＳＲに対する処理
にてＡ（Ｎ＋１）のデータを書き込む。この命令は、第
４図に示す１０１〜１０３の３つのフィールドを必要と
し、それぞれ、命令のオペコード、ＶＲｉなるベクトル
データ、Ｖ　Ｒｊなるベクトルデータの指定を行う。こ
の例では、スカラレジスタは１つしかないので指定は不
要だが、ベクトルレジスタ１１と共に書き込むことを考
慮して、１０２のフィールドにて、ベクトルレジスタ１
１と共に指定されることを仮定している。

命令３：命令２にてベクトルレジスタ１１のＡ（１）〜
Ａ　（Ｎ）と、命令１にてベクトルレジスタ１１に得ら
れたＡ（２）〜Ａ（Ｎ＋１）との従来どうりの処理によ
り、エレメント毎の減算を演算器７を用いて行い、結果
をベクトルレジスタ１３に書き込む。

命令４：従来方式の処理により、ベクトルレジスタ１３
に得られた結果データを、主記憶格納制御回路４を用い
て、主記憶１の５（１）〜５（Ｎ）に相当するアドレス
に書き込む二第４図では、第２図に使われなかったベク
トルレジスタＩＯおよびスカラレジスタ２０を使用し、
代わりに第２図の従来技術では用いた主記憶参照制御回
路３を使用していない。これは、従来技術による第１．
第２の命令が、本発明による制御命令である第１．第２
の命令により代えられたことにより、主記憶１への参照
が半減したことに対応している。第３の命令は、命令デ
コーダ９による信号１１１と、１０２と１０３のフィー
ルド指定を伝える信号１１２，１１３により、従来のス
イッチマトリクス５，６に第５図のような回路例で示さ
れる制御機構を用意することで、実現される。

５１．５２．５３で示されるのは、スイッチマトリクス
５の信号対応の部分である。以下、順を追って説明する
。

まず、第３図の処理では、命令のデコード結果１１１に
よって、スカラレジスタ２ｏの内容であるＡ（１）を読
み出し、これを、ベクトルレジスタ１１の最初のエレメ
ントとして書き込む必要がある。命令の起動時に、ベク
トルレジスタ１０の制御回路１００とベクトルレジスタ
１１の制御回路１１０は、それぞれ読み出しエレメント
番号及び書き込みエレメント番号を、１２１〜１２２に
よりＯクリアする。さらに、信号１２１はセレクタ４７
により、スカラレジスタ２０のデータを１サイクルの間
だけ読み出し、スイッチマトリクス６から、信号１４７
を通じて、データ用のスイッチマトリクス５３へ送る。

このデータは、信号１５７により、信号１１２によって
知られるベクトルレジスタ１１へ送られるが、この時点
の１１０が保持する書き込みアドレスカウンタはクリア
時の値Ｏのままであり、１１５により０番目のエレメン
トとして書き込まれる。その際の書き込みの可否と、次
のエレメント書き込みのためのアドレス増加は、１１１
のディレィラッチ１５０により、スカラレジスタデータ
と同期をとった信号１０９をＯＲした。１８７により制
御される。５２はアドレス増加及び書き込み許可の信号
用スイッチマトリクスであり、１１７を経て１１０に到
達する度に、書き込みアドレスは増加し、１１５により
、書き込み先のエレメント番号が変えられる。

一方、最初のスカラレジスタの値が書き込まれてから後
に、ベクトルレジスタ１０の書き込み済みのデータにつ
いて１エレメントの読み出し許可信号１０７が出始める
ようにするとともに、１００の中の読み出しアドレスカ
ウンタ値を増加せしめ、当該アドレス線１０６により、
セレクタ４５を制御し、かつ、１１３により、セレクタ
４６を制御することでベクトルレジスタ１０のエレメン
トを、第０エレメントから次々と読み出すことができる
。

こうして、ベクトルレジスタ１１の第２〜第Ｎエレメン
トの書き込みが行われる。第５図で、１４６は他のレジ
スタからの読み出しデータ線であり、１１３を保持した
後の信号１２３により、目的のデータがセレクタ４６を
用いて選択されることを示す・ 最後に、Ａ（Ｎ＋１）に相当するデータをベクトルレジ
スタ１１ではなく、スカラレジスタ２０に書込むことが
必要であるが、この命令処理における最終データの１１
への書込み抑止には、ＮＡＮＤゲート４１及びＡＮＤゲ
ート４３が使われている。この命令以外の処理や、命令
処理の終了を示す信号１０８が１′でない時は、１９８
は常に１′となり、ゲート４３はスルーである。本実施
例ではベクトルレジスタ１１と関連づけられているスカ
ラレジスタは、レジスタ対応の終了信号１１８により無
条件に書き込むもののように扱ったが、スカラレジスタ
単独に独立な処理も可能であることは容易に類推できる
。終了信号のスイッチマトリクス５１において、４８は
、信号１１２により行き先を指定する、ディストリビュ
ータ、４９は他の書き込み口からの信号１４９をＯＲす
るＯＲゲートである。本実施例では、従って、ディスト
リビュータは、未使用の書き込み口に対し、常に“０′
を出力するよう仮定しているが、変換回路により、セレ
クタ構成とすることも一般に可能である。

〔発明の効果〕

以上述べたように、本発明によれば、従来数万ゲートを
要してきた演算器の代りに、従来のスイッチマトリクス
に第５図の４１．４３．４４に示すような数ゲートを追
加することで、高速なエレメント間シフト機能が実現さ
れ、しかもスカラレジスタの使用によりベクトル長を全
て同一としたままで処理できる。このことにより、第１
図に示す主記憶へのアクセス量はほぼ半減し、ベクトル
レジスタの高速性を、より発揮することができるのは、
明らかである。

【図面の簡単な説明】

第１図は、フォートランプログラムの一例、第２図は従
来技術による処理例、第３図は本発明を構成する命令仕
様例、第４図は本発明による処理例、第５図は１本発明
を実現する回路例。 第　１　図 系２図

Claims (1)

1. 【特許請求の範囲】 １、複数ベクトルデータと、１以上のスカラレジスタを
   有し、２つのベクトルレジスタにベクトルデータをエレ
   メント番号が１だけ異なるように重複して格納するに際
   し、該エレメント番号が１だけ後となるベクトルレジス
   タと、該エレメント番号が１だけ前となるベクトルレジ
   スタの第Ｏ工しノメン１一部分に格納するデータを保持
   するスカラレジスタより、該エレメント番号が１だけ前
   となるベクトルレジスタを得る命令手段を有するベクト
   ル処理装置。 ２、前項の命令処理において、通常の演算器を使用しな
   いことを特徴とする特許請求の範囲第１項記載のベクト
   ル処理装置。