JPH0412491B2 - - Google Patents
Info
- Publication number
- JPH0412491B2 JPH0412491B2 JP57143636A JP14363682A JPH0412491B2 JP H0412491 B2 JPH0412491 B2 JP H0412491B2 JP 57143636 A JP57143636 A JP 57143636A JP 14363682 A JP14363682 A JP 14363682A JP H0412491 B2 JPH0412491 B2 JP H0412491B2
- Authority
- JP
- Japan
- Prior art keywords
- operand
- main memory
- address
- signal
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
この発明は情報処理システムにおける中央処理
装置へのオペランド供給、特に比較的長いオペラ
ンドを２個以上必要とする命令でのオペランド供
給装置に関するものである。
装置へのオペランド供給、特に比較的長いオペラ
ンドを２個以上必要とする命令でのオペランド供
給装置に関するものである。
＜従来技術＞
従来、この種の情報処理システムは第１図に示
すように、命令及びオペランドを貯蔵する主記憶
装置１と、その主記憶装置１から命令をフエツチ
するとともにそのフエツチされた命令を実行する
中央処理装置２とを備えている。主記憶装置１は
B0〜B7の８個のバンクを持つことにより８ウエ
イのインタリーブ機能を有する。即ち、記憶アド
レスB0→B1→……→B7→B0→B1→……の順に
割当てられ、これにより主記憶装置１のサイクル
タイムを短かくし、高速データ処理を可能として
いる。
すように、命令及びオペランドを貯蔵する主記憶
装置１と、その主記憶装置１から命令をフエツチ
するとともにそのフエツチされた命令を実行する
中央処理装置２とを備えている。主記憶装置１は
B0〜B7の８個のバンクを持つことにより８ウエ
イのインタリーブ機能を有する。即ち、記憶アド
レスB0→B1→……→B7→B0→B1→……の順に
割当てられ、これにより主記憶装置１のサイクル
タイムを短かくし、高速データ処理を可能として
いる。
第２図は前記したインタリーブ機能の効果を示
す記憶アクセスのタイムチヤートであり、主記憶
装置１内のB0〜B7の各バンクのサイクルタイム
を5T（Ｔ：マシンサイクルの単位）とし、記憶ア
クセスが連続したアドレス順に発生する場合であ
る。図中の長方形が各バンクの動作時間を示し、
長方形内の数字はアクセス順を８進数で表わして
いる。第２図より主記憶装置１はサイクルタイム
1Tで動作可能である。
す記憶アクセスのタイムチヤートであり、主記憶
装置１内のB0〜B7の各バンクのサイクルタイム
を5T（Ｔ：マシンサイクルの単位）とし、記憶ア
クセスが連続したアドレス順に発生する場合であ
る。図中の長方形が各バンクの動作時間を示し、
長方形内の数字はアクセス順を８進数で表わして
いる。第２図より主記憶装置１はサイクルタイム
1Tで動作可能である。
今、中央処理装置２で実行される命令が、主記
憶装置１内の２個の比較的長いオペランドＡ及び
Ｂを必要とする場合を考える。第３図はこの場合
におけるオペランドＡ及びＢの読出しのための中
央処理装置２から主記憶装置１に対するアクセス
要求の動作を示すタイムチヤートであり、図中の
数字は各オペランドを語単位（例えば４バイトま
たは８バイト単位）に記憶アドレス順に区切り各
各に８進数を付与したものであり、中央処理装置
２へオペランドＡとＢとを交互に１語ずつ主記憶
装置１の各バンクから読出すことを示している。
憶装置１内の２個の比較的長いオペランドＡ及び
Ｂを必要とする場合を考える。第３図はこの場合
におけるオペランドＡ及びＢの読出しのための中
央処理装置２から主記憶装置１に対するアクセス
要求の動作を示すタイムチヤートであり、図中の
数字は各オペランドを語単位（例えば４バイトま
たは８バイト単位）に記憶アドレス順に区切り各
各に８進数を付与したものであり、中央処理装置
２へオペランドＡとＢとを交互に１語ずつ主記憶
装置１の各バンクから読出すことを示している。
第３図のNo.１はすべてのオペランド読出しの間
に主記憶装置１の各バンクで衝突がない場合であ
り、両オペランドの各語を読出す周期は図のごと
く2Tである。No.２はAi（オペランドＡのｉ番目の
語）とBiが主記憶装置１の同一のバンクへアク
セスする場合であり、オペランドＢの読出しは常
に4Tの間待ち状態となるため、各語の読出周期
は6Tとなる。同様にNo.３〜No.５でも主記憶装置
１の各バンクでオペランド読出しの間に衝突が生
じる場合である。
に主記憶装置１の各バンクで衝突がない場合であ
り、両オペランドの各語を読出す周期は図のごと
く2Tである。No.２はAi（オペランドＡのｉ番目の
語）とBiが主記憶装置１の同一のバンクへアク
セスする場合であり、オペランドＢの読出しは常
に4Tの間待ち状態となるため、各語の読出周期
は6Tとなる。同様にNo.３〜No.５でも主記憶装置
１の各バンクでオペランド読出しの間に衝突が生
じる場合である。
以上より、各語の読出周期はNo.１が2Tである
のに対し、No.２及びNo.４が6T、No.３及びNo.５が
平均3Tにもなつてしまう。即ち、オペランドの
主記憶装置への格納位置によつては、主記憶装置
の持つインタリーブ機能を充分に生かすことがで
きず、情報処理性能が落ちてしまうという欠点が
あつた。
のに対し、No.２及びNo.４が6T、No.３及びNo.５が
平均3Tにもなつてしまう。即ち、オペランドの
主記憶装置への格納位置によつては、主記憶装置
の持つインタリーブ機能を充分に生かすことがで
きず、情報処理性能が落ちてしまうという欠点が
あつた。
特にベクトル命令を実行可能とすることによ
り、大規模な科学技術計算を高速に行なえるよう
にした情報処理システムにとつて、上記欠点は直
接影響を受けてしまう。例えば代表的なベクトル
命令である内積命令は、 Ｒ←Ｒ＋ 〓i （Ai×Bi） で表わされる計算、即ち主記憶装置上のベクトル
Ａ及びベクトルＢの各要素AiとBiとの積の総和
をＲで示した中央処理装置内の演算レジスタへ格
納する処理を指示するが、ベクトルＡ及びベクト
ルＢ共に連続アドレスの主記憶装置上に格納され
ている場合は、前記した従来例となり、上記欠点
を受けてしまう。
り、大規模な科学技術計算を高速に行なえるよう
にした情報処理システムにとつて、上記欠点は直
接影響を受けてしまう。例えば代表的なベクトル
命令である内積命令は、 Ｒ←Ｒ＋ 〓i （Ai×Bi） で表わされる計算、即ち主記憶装置上のベクトル
Ａ及びベクトルＢの各要素AiとBiとの積の総和
をＲで示した中央処理装置内の演算レジスタへ格
納する処理を指示するが、ベクトルＡ及びベクト
ルＢ共に連続アドレスの主記憶装置上に格納され
ている場合は、前記した従来例となり、上記欠点
を受けてしまう。
＜発明の概要＞
この発明の目的は、オペランドの主記憶装置へ
の格納位置にかかわらず、常に主記憶装置の持つ
インタリーブ機能を最大限に生かせるようにした
中央処理装置へのオペランドの供給機能を備えた
オペランド供給装置を提供することにある。
の格納位置にかかわらず、常に主記憶装置の持つ
インタリーブ機能を最大限に生かせるようにした
中央処理装置へのオペランドの供給機能を備えた
オペランド供給装置を提供することにある。
この発明によるオペランド供給装置は、第１の
オペランドの主記憶装置内の記憶アドレスを示す
第１アドレス・レジスタと、第１のオペランドを
一時的に貯蔵する第１オペランド・バツフアと、
第２のオペランドの主記憶装置内の記憶アドレス
を示す第２アドレス・レジスタと、第２のオペラ
ンドを一時的に貯蔵する第２オペランド・バツフ
アと、第１のオペランド及び第２のオペランドの
２つの先頭記憶アドレスを入力とし、その２つの
先頭記憶アドレスの差にしたがつてあらかじめ決
定されたいずれのオペランドを先に読出すかを指
示する信号及び後から読出すオペランドの読出し
の開始を何回の記憶アクモセ分待たせるかを指示
する信号とを記憶する読出専用メモリと、その読
出専用メモリの出力信号にしたがつて前記第１ア
ドレス・レジスタ、第１オペランド・バツフア、
第２アドレス・レジスタ及び第２オペランド・バ
ツフアのそれぞれに対する更新タイミングを発明
するシーケンス制御回路とを備える。
オペランドの主記憶装置内の記憶アドレスを示す
第１アドレス・レジスタと、第１のオペランドを
一時的に貯蔵する第１オペランド・バツフアと、
第２のオペランドの主記憶装置内の記憶アドレス
を示す第２アドレス・レジスタと、第２のオペラ
ンドを一時的に貯蔵する第２オペランド・バツフ
アと、第１のオペランド及び第２のオペランドの
２つの先頭記憶アドレスを入力とし、その２つの
先頭記憶アドレスの差にしたがつてあらかじめ決
定されたいずれのオペランドを先に読出すかを指
示する信号及び後から読出すオペランドの読出し
の開始を何回の記憶アクモセ分待たせるかを指示
する信号とを記憶する読出専用メモリと、その読
出専用メモリの出力信号にしたがつて前記第１ア
ドレス・レジスタ、第１オペランド・バツフア、
第２アドレス・レジスタ及び第２オペランド・バ
ツフアのそれぞれに対する更新タイミングを発明
するシーケンス制御回路とを備える。
前記オペランド供給装置は、主記憶装置に対し
各オペランドの各語の読出しのためのアクセス要
求の順序を、主記憶装置内の各バンクでアクセス
要求間に衝突が生じないようにあらかじめ決定
し、その決定した順序にしたがつてアクセス要求
を発生する。
各オペランドの各語の読出しのためのアクセス要
求の順序を、主記憶装置内の各バンクでアクセス
要求間に衝突が生じないようにあらかじめ決定
し、その決定した順序にしたがつてアクセス要求
を発生する。
＜実施例＞
次にこの発明について図面を参照して詳細に説
明する。
明する。
第４図は第１図に対してこの発明のオペランド
供給装置３が追加された情報処理システムを示し
ており、第１図及び第２図と同じく主記憶装置１
はB0〜B7の８個のバンクを持つことにより８ウ
エイのインタリーブ機能を有しており、更に各バ
ンクのサイクルタイムを5Tとする。この場合第
３図のNo.１〜No.５の主記憶アクセス動作をそれぞ
れ第５図のNo.１〜No.５のように動作させることが
できれば、いずれでも各語の読出周期を最高の
2Tとすることができ、主記憶装置１の持つイン
タリーブ機能を常に最大限に生かすことができ
る。
供給装置３が追加された情報処理システムを示し
ており、第１図及び第２図と同じく主記憶装置１
はB0〜B7の８個のバンクを持つことにより８ウ
エイのインタリーブ機能を有しており、更に各バ
ンクのサイクルタイムを5Tとする。この場合第
３図のNo.１〜No.５の主記憶アクセス動作をそれぞ
れ第５図のNo.１〜No.５のように動作させることが
できれば、いずれでも各語の読出周期を最高の
2Tとすることができ、主記憶装置１の持つイン
タリーブ機能を常に最大限に生かすことができ
る。
第５図に示した動作を可能とするオペランド供
給装置の一実施例を第６図に示す。中央処理装置
２は、命令をフエツチしデコードしてオペランド
供給装置３内の初期設定指示である初期設定信号
２１１と、第１オペランド及び第２オペランドそ
れぞれの主記憶装置上の先頭アドレスを示す第１
アドレス情報２１２及び第２アドレス情報２１３
を発生する命令フエツチ部２１と、命令の演算実
行を行なう命令実行部２２とを含む。
給装置の一実施例を第６図に示す。中央処理装置
２は、命令をフエツチしデコードしてオペランド
供給装置３内の初期設定指示である初期設定信号
２１１と、第１オペランド及び第２オペランドそ
れぞれの主記憶装置上の先頭アドレスを示す第１
アドレス情報２１２及び第２アドレス情報２１３
を発生する命令フエツチ部２１と、命令の演算実
行を行なう命令実行部２２とを含む。
この発明のオペランド供給装置３は初期設定信
号２１１が論理“１”の時第１アドレス情報２１
２を、“０”の時主記憶アドレスの歩進即ち“＋
８”を行なう“＋８”回路３４の出力をそれぞれ
選択する選択回路３１と、その選択回路３１の出
力がオア回路３２を介して初期設定信号２１１ま
たは第１アドレス信号５０１をＳ入力に入力する
ことによりセツトされる第１アドレス・レジスタ
３３と、以上と同様の機能を持つ選択回路３５、
オア回路３６、第２アドレス・レジスタ３７及び
“＋８”回路３８と、第１アドレス更新信号５０
１が論理“１”の時第１アドレス・レジスタ３３
の出力を、“０”の時第２アドレス・レジスタ３
７の出力を選択して主記憶装置１へアドレス情報
３９１を送出する選択回路３９と、主記憶装置１
からの８バイト長の読出しデータ１０１を入力デ
ータとしWA入力を書込みアドレス入力、RA入
力を読出しアドレス入力、Ｓ入力を入力データの
書込指示入力とし、マシンサイクル中（即ちクロ
ツク信号の立上り時から次の立上り時まで）の読
出しとクロツク信号の立上り時での書込み（書込
みデータ及び書込みアドレス入力はそれまでに供
給しておく）とが同時に可能な４ワード×８バイ
ドのレジスタ・フアイルである第１オペランド・
バツフア４０と、Ｒ入力への初期設定信号２１１
によりクリアされ、Ｓ入力への第１バツフア書込
信号５０４により入力データがセツトされる第１
書込みアドレス・レジスタ４１と、そのレジスタ
４１の出力を“＋１”して第１オペランド・バツ
フア４０に対する書込みアドレスを歩進する“＋
１”回路４２と、以上の回路４０，４１及び４２
と同様の機能を持つ第２オペランド・バツフア４
３、第２書込みアドレス・レジスタ４４及び“＋
１”回路４５と、Ｒ入力への初期設定信号２１１
によりクリアされ、Ｓ入力へのバツフア読出信号
により入力データがセツトされる読出しアドレ
ス・レジスタ４６と、そのレジスタ４６の出力を
“＋１”して第１オペランド・バツフア４０及び
第２オペランド・バツフア４３に対する読出しア
ドレスを歩進する“＋１”回路４７と、命令フエ
ツチ部２１から第１アドレス情報２１２及び第２
アドレス情報２１３の各下位３ビツトを受けて２
つのオペランドの主記憶アクセスの順序を決定
し、主記憶装置１の主記憶アクセスを要求するア
クセス要求信号５０３及び命令実行部へのオペラ
ンド供給タイミングを示すバツフア読出信号５０
６とその他前記した信号群５０１〜５０５を出力
するシーケンス制御回路５０とから構成される。
号２１１が論理“１”の時第１アドレス情報２１
２を、“０”の時主記憶アドレスの歩進即ち“＋
８”を行なう“＋８”回路３４の出力をそれぞれ
選択する選択回路３１と、その選択回路３１の出
力がオア回路３２を介して初期設定信号２１１ま
たは第１アドレス信号５０１をＳ入力に入力する
ことによりセツトされる第１アドレス・レジスタ
３３と、以上と同様の機能を持つ選択回路３５、
オア回路３６、第２アドレス・レジスタ３７及び
“＋８”回路３８と、第１アドレス更新信号５０
１が論理“１”の時第１アドレス・レジスタ３３
の出力を、“０”の時第２アドレス・レジスタ３
７の出力を選択して主記憶装置１へアドレス情報
３９１を送出する選択回路３９と、主記憶装置１
からの８バイト長の読出しデータ１０１を入力デ
ータとしWA入力を書込みアドレス入力、RA入
力を読出しアドレス入力、Ｓ入力を入力データの
書込指示入力とし、マシンサイクル中（即ちクロ
ツク信号の立上り時から次の立上り時まで）の読
出しとクロツク信号の立上り時での書込み（書込
みデータ及び書込みアドレス入力はそれまでに供
給しておく）とが同時に可能な４ワード×８バイ
ドのレジスタ・フアイルである第１オペランド・
バツフア４０と、Ｒ入力への初期設定信号２１１
によりクリアされ、Ｓ入力への第１バツフア書込
信号５０４により入力データがセツトされる第１
書込みアドレス・レジスタ４１と、そのレジスタ
４１の出力を“＋１”して第１オペランド・バツ
フア４０に対する書込みアドレスを歩進する“＋
１”回路４２と、以上の回路４０，４１及び４２
と同様の機能を持つ第２オペランド・バツフア４
３、第２書込みアドレス・レジスタ４４及び“＋
１”回路４５と、Ｒ入力への初期設定信号２１１
によりクリアされ、Ｓ入力へのバツフア読出信号
により入力データがセツトされる読出しアドレ
ス・レジスタ４６と、そのレジスタ４６の出力を
“＋１”して第１オペランド・バツフア４０及び
第２オペランド・バツフア４３に対する読出しア
ドレスを歩進する“＋１”回路４７と、命令フエ
ツチ部２１から第１アドレス情報２１２及び第２
アドレス情報２１３の各下位３ビツトを受けて２
つのオペランドの主記憶アクセスの順序を決定
し、主記憶装置１の主記憶アクセスを要求するア
クセス要求信号５０３及び命令実行部へのオペラ
ンド供給タイミングを示すバツフア読出信号５０
６とその他前記した信号群５０１〜５０５を出力
するシーケンス制御回路５０とから構成される。
このシーケンス制御回路５０は、その詳細な回
路例を第７図に示す。第１アドレス情報２１２及
び第２アドレス情報２１３の各下位３ビツトの計
６ビツトをアドレス入力とし、オペランド読出し
の順序としてアドレス入力６ビツトのすべての組
合せそれぞれに対して最適な方法を３ビツのパタ
ーンとしてあらかじめ貯蔵されている64ワード×
３ビツトの読出専用メモリ５１と、第１オペラン
ドＡあるいは第２オペランドＢのいずれを先に主
記憶アクセスするかをそれぞれ“１”あるいは
“０”として示す前記読出専用メモリ５１の出力
の上位１ビツトを入力データとし初期設定信号２
１１をセツト入力とする先出しレジスタ５２と、
初期設定信号２１１が“１”の時前記読出専用メ
モリ５１の出力の上位１ビツトを、“０”の時Ａ
に対する主記憶アクセスかＢに対する主記憶アク
セスかを指示するＡ／Ｂレジスタ５４の出力をそ
れぞれ選択する選択回路５３と、初期設定信号２
１１が“１”の時、後にアクセスする方のオペラ
ンドに対するアクセスを最初に何回分待たせるか
を指示する読出し専用メモリ５１の出力の下位２
ビツト（“01”時待ちなし、“10”時１回待ちあ
り、“11”時２回待ちあり）を、初期設定信号２
１１が“０”の時待ち回数を“−１”する“−
１”回路５７の出力をそれぞれ選択する選択回路
５５と、初期設定信号２１１あるいはアンド回路
５９の出力のいずれかをオア回路６０を介してセ
ツト入力する待ちレジスタ５６と、待ち回数が
“０”になつたことを検出するALL“０”検出回
路５８と、そのALL“０”検出回路５８により待
ち回数が“０”になつている間は先出しレジスタ
５２で示された後にアクセスする方のオペランド
に対する主記憶アクセスを抑止するためのゲート
群であるナント回路６１，６２及びアンド回路６
３，６４と、アンド回路６３の出力の第１アドレ
ス更新信号５０１及び第２アドレス更新信号５０
２を入力としアクセス要求信号５０３を出力とす
るオア回路６５と、前記第１アドレス更新信号５
０１及び第２アドレス更新信号５０２をそれぞれ
入力としいずれも主記憶装置１のアクセスタイム
（アクセス要求から読出しデータが出るまでの時
間）である7T分の遅延をもつて第１バツフア書
込信号５０４及び第２バツフア書込信号５０５を
それぞれ出力する遅延回路６６及び６７と、先出
しレジスタ５２で示された後にアクセスする方の
オペランドに対するバツフア書込信号５０４ある
いは５０５を選択するゲート群である回路６８，
６９及びオア回路７０と、そのオア回路７０の出
力を入力として後にアクセスする方のオペランド
に対するバツフア書込信号の1T遅れの信号であ
るバツフア読出信号５０６を出力するバツフア読
出しレジスタ７１とより構成される。
路例を第７図に示す。第１アドレス情報２１２及
び第２アドレス情報２１３の各下位３ビツトの計
６ビツトをアドレス入力とし、オペランド読出し
の順序としてアドレス入力６ビツトのすべての組
合せそれぞれに対して最適な方法を３ビツのパタ
ーンとしてあらかじめ貯蔵されている64ワード×
３ビツトの読出専用メモリ５１と、第１オペラン
ドＡあるいは第２オペランドＢのいずれを先に主
記憶アクセスするかをそれぞれ“１”あるいは
“０”として示す前記読出専用メモリ５１の出力
の上位１ビツトを入力データとし初期設定信号２
１１をセツト入力とする先出しレジスタ５２と、
初期設定信号２１１が“１”の時前記読出専用メ
モリ５１の出力の上位１ビツトを、“０”の時Ａ
に対する主記憶アクセスかＢに対する主記憶アク
セスかを指示するＡ／Ｂレジスタ５４の出力をそ
れぞれ選択する選択回路５３と、初期設定信号２
１１が“１”の時、後にアクセスする方のオペラ
ンドに対するアクセスを最初に何回分待たせるか
を指示する読出し専用メモリ５１の出力の下位２
ビツト（“01”時待ちなし、“10”時１回待ちあ
り、“11”時２回待ちあり）を、初期設定信号２
１１が“０”の時待ち回数を“−１”する“−
１”回路５７の出力をそれぞれ選択する選択回路
５５と、初期設定信号２１１あるいはアンド回路
５９の出力のいずれかをオア回路６０を介してセ
ツト入力する待ちレジスタ５６と、待ち回数が
“０”になつたことを検出するALL“０”検出回
路５８と、そのALL“０”検出回路５８により待
ち回数が“０”になつている間は先出しレジスタ
５２で示された後にアクセスする方のオペランド
に対する主記憶アクセスを抑止するためのゲート
群であるナント回路６１，６２及びアンド回路６
３，６４と、アンド回路６３の出力の第１アドレ
ス更新信号５０１及び第２アドレス更新信号５０
２を入力としアクセス要求信号５０３を出力とす
るオア回路６５と、前記第１アドレス更新信号５
０１及び第２アドレス更新信号５０２をそれぞれ
入力としいずれも主記憶装置１のアクセスタイム
（アクセス要求から読出しデータが出るまでの時
間）である7T分の遅延をもつて第１バツフア書
込信号５０４及び第２バツフア書込信号５０５を
それぞれ出力する遅延回路６６及び６７と、先出
しレジスタ５２で示された後にアクセスする方の
オペランドに対するバツフア書込信号５０４ある
いは５０５を選択するゲート群である回路６８，
６９及びオア回路７０と、そのオア回路７０の出
力を入力として後にアクセスする方のオペランド
に対するバツフア書込信号の1T遅れの信号であ
るバツフア読出信号５０６を出力するバツフア読
出しレジスタ７１とより構成される。
第８図は以上の回路の動作を第５図のNo.２の場
合について示したタイムチヤートである。この場
合読出専用メモリ５１の３ビツトの出力は“111”
であり、上位１ビツトによりオペランドＡの方か
ら先に主記憶アクセスを発生し、下位２ビツトに
より後の方のオペランドＢに対する主記憶アクセ
スは第８図のマシンサイクル２及び４の２回待た
せることを示している。初期設定信号２１１によ
りすべてのレジスタが初期状態となる。「マシン
サイクル１〜５」において、オペランドＡに対応
する第１アドレス更新信号５０１がA0、A1及び
A2の３回出ることにより主記憶アクセス、第１
アドレス・レジスタ３３の“＋８”歩進及び待ち
レジスタ５６の更新（“−１”）が行なわれ、オペ
ランドＢに対応する第２アドレス更新信号５０２
が２回待たされる。「マシンサイクル６〜」にお
いてオペランドＡとオペランドＢに対する処理が
１マシンサイクル毎に交互に行なわれる。第１バ
ツフア書込信号５０４及び第２バツフア書込信号
５０５はそれぞれ第１アドレス更新信号５０１及
び第２アドレス更新信号５０２より主記憶装置１
のアクセス・タイム分の7Tだけ遅れて発生し、
後の方のオペランドＢに対する第２バツフア書込
信号５０５の1T遅れでバツフア読出信号５０６
が発生する。以上よりこの実施例により第５図の
No.２の動作が可能となる。読出専用メモリ５１内
の３ビツトのデータパターンは第５図の右端の欄
に示したとおりとなる。
合について示したタイムチヤートである。この場
合読出専用メモリ５１の３ビツトの出力は“111”
であり、上位１ビツトによりオペランドＡの方か
ら先に主記憶アクセスを発生し、下位２ビツトに
より後の方のオペランドＢに対する主記憶アクセ
スは第８図のマシンサイクル２及び４の２回待た
せることを示している。初期設定信号２１１によ
りすべてのレジスタが初期状態となる。「マシン
サイクル１〜５」において、オペランドＡに対応
する第１アドレス更新信号５０１がA0、A1及び
A2の３回出ることにより主記憶アクセス、第１
アドレス・レジスタ３３の“＋８”歩進及び待ち
レジスタ５６の更新（“−１”）が行なわれ、オペ
ランドＢに対応する第２アドレス更新信号５０２
が２回待たされる。「マシンサイクル６〜」にお
いてオペランドＡとオペランドＢに対する処理が
１マシンサイクル毎に交互に行なわれる。第１バ
ツフア書込信号５０４及び第２バツフア書込信号
５０５はそれぞれ第１アドレス更新信号５０１及
び第２アドレス更新信号５０２より主記憶装置１
のアクセス・タイム分の7Tだけ遅れて発生し、
後の方のオペランドＢに対する第２バツフア書込
信号５０５の1T遅れでバツフア読出信号５０６
が発生する。以上よりこの実施例により第５図の
No.２の動作が可能となる。読出専用メモリ５１内
の３ビツトのデータパターンは第５図の右端の欄
に示したとおりとなる。
以上の実施例では主記憶装置のインタリーブ・
ウエイ数８、サイクル・タイム5Tの場合を示し
たが、他の場合でも第５図と同様に最適解を求め
それによるパターンを読出専用メモリ５１内に貯
蔵すればよい。またこの読出専用メモリ５１によ
るオペランド供給の順序制御は、両オペランドア
ドレスの減算器とその差を入力とするエンコーダ
とのいわゆるハード論理によつて可能なことは明
らかである。
ウエイ数８、サイクル・タイム5Tの場合を示し
たが、他の場合でも第５図と同様に最適解を求め
それによるパターンを読出専用メモリ５１内に貯
蔵すればよい。またこの読出専用メモリ５１によ
るオペランド供給の順序制御は、両オペランドア
ドレスの減算器とその差を入力とするエンコーダ
とのいわゆるハード論理によつて可能なことは明
らかである。
この発明は以上説明したように、主記憶装置の
持つ性能を最大限に生かすことができ、高速な情
報処理性能を得ることができるという効果があ
る。
持つ性能を最大限に生かすことができ、高速な情
報処理性能を得ることができるという効果があ
る。
第１図は情報処理システムの従来例を示すブロ
ツク図、第２図は第１図（及び第４図）に示した
主記憶装置１の持つインタリーブ機能を説明する
タイムチヤート、第３図は第１図でのオペラン
ド・アクセスの動作を示すタイムチヤート、第４
図はこの発明のオペランド供給装置３を含む情報
処理システムを示すブロツク図、第５図はこの発
明の一実施例によるオペランド・アクセスの動作
を示すタイムチヤート、第６図はこの発明の一実
施例を示すブロツク図、第７図は第６図に示した
シーケンス制御回路５０の部分の回路図、第８図
は第６図及び第７図に示した各回路の動作を示す
タイムチヤートである。 １：主記憶装置、２：中央処理装置、３：オペ
ランド供給装置、２１：命令フエツチ部、２２：
命令実行部、３１，３５，３９，５３，５５：選
択回路、３３：第１アドレス・レジスタ、３７：
第２アドレス・レジスタ、４０：第１オペラン
ド・バツフア、４１：第１書込みアドレス・レジ
スタ、４３：第２オペランド・バツフア、４４：
第２書込みアドレス・レジスタ、４６：読出しア
ドレス・レジスタ、５０：シーケンス制御回路、
５１：読出専用メモリ、５２：先出しレジスタ、
５４：Ａ／Ｂレジスタ、５６：待ちレジスタ、６
６，６７：遅延回路、７１：バツフア読出しレジ
スタ。
ツク図、第２図は第１図（及び第４図）に示した
主記憶装置１の持つインタリーブ機能を説明する
タイムチヤート、第３図は第１図でのオペラン
ド・アクセスの動作を示すタイムチヤート、第４
図はこの発明のオペランド供給装置３を含む情報
処理システムを示すブロツク図、第５図はこの発
明の一実施例によるオペランド・アクセスの動作
を示すタイムチヤート、第６図はこの発明の一実
施例を示すブロツク図、第７図は第６図に示した
シーケンス制御回路５０の部分の回路図、第８図
は第６図及び第７図に示した各回路の動作を示す
タイムチヤートである。 １：主記憶装置、２：中央処理装置、３：オペ
ランド供給装置、２１：命令フエツチ部、２２：
命令実行部、３１，３５，３９，５３，５５：選
択回路、３３：第１アドレス・レジスタ、３７：
第２アドレス・レジスタ、４０：第１オペラン
ド・バツフア、４１：第１書込みアドレス・レジ
スタ、４３：第２オペランド・バツフア、４４：
第２書込みアドレス・レジスタ、４６：読出しア
ドレス・レジスタ、５０：シーケンス制御回路、
５１：読出専用メモリ、５２：先出しレジスタ、
５４：Ａ／Ｂレジスタ、５６：待ちレジスタ、６
６，６７：遅延回路、７１：バツフア読出しレジ
スタ。
Claims (1)
- １ 命令及びオペランドを貯蔵する主記憶装置
と、その主記憶装置から命令をフエツチするとと
もにそのフエツチされた命令を実行する中央処理
装置とを備え、前記主記憶装置は複数ウエイのイ
ンタリーブ機能を有する情報処理システムにおい
て、前記中央処理装置へ前記主記憶装置内のオペ
ランドを供給するために、第１のオペランドの主
記憶装置内の記憶アドレスを示す第１アドレスレ
ジスタと、第１のオペランドを一時的に貯蔵する
第１オペランド・バツフアと、第２のオペランド
の主記憶装置内の記憶アドレスを示す第２アドレ
ス・レジスタと、第２のオペランドを一時的に貯
蔵する第２オペランド・バツフアと、第１のオペ
ランド及び第２のオペランドの２つの先頭記憶ア
ドレスを入力とし、その２つの先頭記憶アドレス
の差にしたがつてあらかじめ決定されたいずれの
オペランドを先に読出すかを指示する信号及び後
から読出すオペランドの読出しの開始を何回の記
憶アクセス分待たせるかを指示する信号とを記憶
する読出専用メモリと、その読出専用メモリの出
力信号にしたがつて前記第１アドレス・レジス
タ、第１オペランド・バツフア、第２アドレス・
レジスタ及び第２オペランド・バツフアのそれぞ
れに対する更新タイミングを発生するシーケンス
制御回路とを備えたことを特徴とするオペランド
供給装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14363682A JPS5933554A (ja) | 1982-08-18 | 1982-08-18 | オペランド供給装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14363682A JPS5933554A (ja) | 1982-08-18 | 1982-08-18 | オペランド供給装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5933554A JPS5933554A (ja) | 1984-02-23 |
| JPH0412491B2 true JPH0412491B2 (ja) | 1992-03-04 |
Family
ID=15343366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14363682A Granted JPS5933554A (ja) | 1982-08-18 | 1982-08-18 | オペランド供給装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933554A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0649631B2 (ja) * | 1986-10-29 | 1994-06-29 | 信越半導体株式会社 | 結晶径測定装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2505518A1 (de) * | 1974-03-13 | 1975-09-18 | Control Data Corp | Vorrichtung zur uebertragung von daten zwischen den speicher- und rechenabschnitten eines elektronischen rechners |
| JPS5174534A (ja) * | 1974-12-24 | 1976-06-28 | Fujitsu Ltd | Tensomeireihoshiki |
-
1982
- 1982-08-18 JP JP14363682A patent/JPS5933554A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5933554A (ja) | 1984-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4467419A (en) | Data processing system with access to a buffer store during data block transfers | |
| US4825361A (en) | Vector processor for reordering vector data during transfer from main memory to vector registers | |
| US4733346A (en) | Data processor with multiple register blocks | |
| JPS61109146A (ja) | 先行制御方式 | |
| JPH04343151A (ja) | メモリアクセス装置 | |
| JPH0248931B2 (ja) | ||
| JPS6297036A (ja) | 計算機システム | |
| US4174537A (en) | Time-shared, multi-phase memory accessing system having automatically updatable error logging means | |
| JP2008181551A (ja) | ベクトルレジスタを備えたコンピュータにおけるベクトルテールゲーティング | |
| US4371949A (en) | Time-shared, multi-phase memory accessing system having automatically updatable error logging means | |
| EP0240606B1 (en) | Pipe-line processing system and microprocessor using the system | |
| US5526500A (en) | System for operand bypassing to allow a one and one-half cycle cache memory access time for sequential load and branch instructions | |
| US4737908A (en) | Buffer memory control system | |
| JPH0512751B2 (ja) | ||
| JP3145545B2 (ja) | メモリアクセス装置 | |
| JPH0232647B2 (ja) | ||
| JP2812610B2 (ja) | パイプライン制御方式 | |
| JPH0232648B2 (ja) | ||
| JPS61128371A (ja) | ベクトル処理装置 | |
| JP3299663B2 (ja) | 演算装置 | |
| JP2511063B2 (ja) | パイプライン制御方式 | |
| JP2924004B2 (ja) | 命令コード転送方式 | |
| JPH0719221B2 (ja) | 記憶制御方式 | |
| JPH02216581A (ja) | 情報処理装置 | |
| JPH0467661B2 (ja) |