JPS60209976A - 符号誤り訂正装置 - Google Patents
符号誤り訂正装置Info
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- JPS60209976A JPS60209976A JP6541184A JP6541184A JPS60209976A JP S60209976 A JPS60209976 A JP S60209976A JP 6541184 A JP6541184 A JP 6541184A JP 6541184 A JP6541184 A JP 6541184A JP S60209976 A JPS60209976 A JP S60209976A
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- 238000001514 detection method Methods 0.000 claims description 7
- 230000015654 memory Effects 0.000 abstract description 11
- 230000004044 response Effects 0.000 abstract description 3
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- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 101100027969 Caenorhabditis elegans old-1 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1866—Error detection or correction; Testing, e.g. of drop-outs by interleaving
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、符号誤り訂正装置に関し、特に断続的に到来
するデータの符号誤りを訂正する装置に関する。
するデータの符号誤りを訂正する装置に関する。
背景技術
例えば８關ビデオテープレコーダにおいてはｌフィール
ド相当期間に亘って存在するオーディオ信号に対応する
Ｐ ＣＭ （Ｐｕ１ｓｅ ｃｏｄｅ Ｍｏｄｕｌａｔｉ
ｏｎ ）データが１フィールド分のビデオ情報の記録さ
れている各ビデオトランクの延長上に時間軸圧縮されて
記録される場合がある。このＰＣＭデータの記録フォー
マットは第１図に示す如くなっている。
ド相当期間に亘って存在するオーディオ信号に対応する
Ｐ ＣＭ （Ｐｕ１ｓｅ ｃｏｄｅ Ｍｏｄｕｌａｔｉ
ｏｎ ）データが１フィールド分のビデオ情報の記録さ
れている各ビデオトランクの延長上に時間軸圧縮されて
記録される場合がある。このＰＣＭデータの記録フォー
マットは第１図に示す如くなっている。
すなわち、１フィールド当りのデータ量は、１０５０語
（８４００ビツト）となっている。誤り訂正は８語を１
ブロツクとして行なわれ、１フィールド当りのブロック
数は１３２ブロツクとなっている。
（８４００ビツト）となっている。誤り訂正は８語を１
ブロツクとして行なわれ、１フィールド当りのブロック
数は１３２ブロツクとなっている。
そして、各ブロックには同期信号に対応する３ビツトの
シンクコード、８ビツトのアドレスコード、８ピントの
パリティワード及び１６ビ５．トのＣＲＣ（Ｃｙｄｉｃ
１（ｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ ） ：７−ド
が付加されている。
シンクコード、８ビツトのアドレスコード、８ピントの
パリティワード及び１６ビ５．トのＣＲＣ（Ｃｙｄｉｃ
１（ｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ ） ：７−ド
が付加されている。
８ｍｍビデオテープレコーダにおいては、再生時にがか
るＰＣＭデータが１フイールドおきに断続的に発生する
こととなる。この断続的に発生した１）ＣＭデータの符
号誤ｉ訂正する符号誤り訂正装置として時間軸伸長及び
ディインタリープをなしつつ１フィールド単位でデータ
を扱えるようにｌフィールド分のＰＣＭデータ全記憶す
るデータ用メモリと、このデータ用メモリに記１意され
ｌζデータの誤りの有無を示すポインタを記憶するポイ
ンタ用メモリとを含み、ポインタ用メモリに記憶されて
いるポインタに裏ってデータ用メモリにｄ己憶されてい
るデータの誤りを検知して訂正したのちデータ用及びポ
インタ用メモリに記憶されているデータ及びポインタを
所定の順序及び周期で順次読み出して送出する構成の装
置を用いることが検討されている。かかる符号誤り訂正
装置において特開昭５７−１９１８１５号公報に開示さ
れている如くデータブロックの最初のデータのデータ用
メモリへの書き込み時に予めポインタ用メモリに誤り有
りに対応する値のポインタを書き込むようにして誤訂正
を防止することが考えられる。
るＰＣＭデータが１フイールドおきに断続的に発生する
こととなる。この断続的に発生した１）ＣＭデータの符
号誤ｉ訂正する符号誤り訂正装置として時間軸伸長及び
ディインタリープをなしつつ１フィールド単位でデータ
を扱えるようにｌフィールド分のＰＣＭデータ全記憶す
るデータ用メモリと、このデータ用メモリに記１意され
ｌζデータの誤りの有無を示すポインタを記憶するポイ
ンタ用メモリとを含み、ポインタ用メモリに記憶されて
いるポインタに裏ってデータ用メモリにｄ己憶されてい
るデータの誤りを検知して訂正したのちデータ用及びポ
インタ用メモリに記憶されているデータ及びポインタを
所定の順序及び周期で順次読み出して送出する構成の装
置を用いることが検討されている。かかる符号誤り訂正
装置において特開昭５７−１９１８１５号公報に開示さ
れている如くデータブロックの最初のデータのデータ用
メモリへの書き込み時に予めポインタ用メモリに誤り有
りに対応する値のポインタを書き込むようにして誤訂正
を防止することが考えられる。
ところが、シンクコードを検出することによってデータ
の書き込み及びｃｉｔｃ演算を開始する必要があるので
、ドロップアウト等によってシンクコードが欠落した場
合にはシンクコードの欠落したプロンクのデータの書き
込み及びＣＲＣ演算がなされなくなる。そうすると、ポ
インタ用メモリには１つ前のフィールドのＣＲＣ演算に
よって得られたポインタが残ることとなり、誤訂正がな
されることが予想される。
の書き込み及びｃｉｔｃ演算を開始する必要があるので
、ドロップアウト等によってシンクコードが欠落した場
合にはシンクコードの欠落したプロンクのデータの書き
込み及びＣＲＣ演算がなされなくなる。そうすると、ポ
インタ用メモリには１つ前のフィールドのＣＲＣ演算に
よって得られたポインタが残ることとなり、誤訂正がな
されることが予想される。
発明の概要
そこで、本発明の目的はドロップアウトが発生しても誤
訂正を行なうことなく符号誤りを確実に訂正することが
できる符号誤り訂正装置を提供することである。
訂正を行なうことなく符号誤りを確実に訂正することが
できる符号誤り訂正装置を提供することである。
本発明による符号誤り訂正装置は、第１記憶手段に記憶
されているデータの誤りの有無を示すポインタを記憶す
る第２記憶手段に記憶されているポインタの送出のため
の読み出しがなされたのち新たな連続するデータが到来
する前に第２記憶手段に記憶されているポインタの値を
誤り有りに対応する値に変更するポインタ変更手段を備
えた構成となっている。
されているデータの誤りの有無を示すポインタを記憶す
る第２記憶手段に記憶されているポインタの送出のため
の読み出しがなされたのち新たな連続するデータが到来
する前に第２記憶手段に記憶されているポインタの値を
誤り有りに対応する値に変更するポインタ変更手段を備
えた構成となっている。
実施例
以下、本発明の実施例につき第２図乃至第４図を参照し
て詳細に説明する。
て詳細に説明する。
第２図において、例えば磁気テープ上にビデオ情報の記
録されているビデオトランクの延長上に１フイールド相
当期間に亘って存在するオーディオ信号に対応しかつ時
間軸圧縮されて記録されているＰＣＭデータが読取られ
てｌピットずつ順次８ビリトシフトレ、ラスタ１乃ｒド
Ｃ１（、Ｃ千、ツク旧１路２に供給される。８ビツトシ
フトレジスタ１にはＰＣＭデータが１ビツトずつ順次記
憶される。
録されているビデオトランクの延長上に１フイールド相
当期間に亘って存在するオーディオ信号に対応しかつ時
間軸圧縮されて記録されているＰＣＭデータが読取られ
てｌピットずつ順次８ビリトシフトレ、ラスタ１乃ｒド
Ｃ１（、Ｃ千、ツク旧１路２に供給される。８ビツトシ
フトレジスタ１にはＰＣＭデータが１ビツトずつ順次記
憶される。
この８ビツトシフトレジスタ１の並列出力のうちの上位
３ピントはシンク検出回路３に供給される。
３ピントはシンク検出回路３に供給される。
また、それと同時に８ビツトシフトレジスタｌの並列出
力の全ビットがラッチ回路４に供給される。
力の全ビットがラッチ回路４に供給される。
シンク検出回路３は、３ビツトのシンクコードのビット
パターンとシフトレジスタｌの並列出力の上位３ピント
のビットパターンとを比較して両ピントパターンが一致
したときシンク検出信号を発生するように構成されてい
る。このシンク検出回路３の出力はＣＲＣチェック回路
２に供給される。
パターンとシフトレジスタｌの並列出力の上位３ピント
のビットパターンとを比較して両ピントパターンが一致
したときシンク検出信号を発生するように構成されてい
る。このシンク検出回路３の出力はＣＲＣチェック回路
２に供給される。
Ｃ１（、Ｃチェック回路２ば、シンク検出信号に応答し
てＣＲＣの演算を開始し符号誤りの検出を行なって符号
誤りの有無を示すポインタに応じた信号を出力するよう
に構成されている。このＣＲＣチェック回路２の出力は
ＯＲ（論理和〕ゲート５を介してＲＡ Ｍ （）（ａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ） ６のデータ
入力端子に供給される。この几ＡＭ６のデータ入力端子
にはタイミング信号発生回路８より出力されるタイミン
グパルスαもＯＲゲート５を介して供給されている。タ
イミング信号発生回路８は、例えばＰＬ、Ｌ （フェイ
ズ・ロックド・ループ）回路９より出力されるマスター
クロ・ツクがクロック入力端子に供給されるカウンタで
形成されており、計数値の変化に応じて互いに出力タイ
ミングの異なる複数のタイミングパルスを発生する構成
となっている。ＰＬＬ回路９には磁気へ・ンドの回転に
同期して発振しかつ発振周波数が６０Ｈｚの発振器（図
示せず）より出力されるスイ・ソチングパルスＳＷＰが
供給されており、このｌ） Ｌ Ｌ回路９エクスイツチ
ングパルスＳＷＰの繰り返し周波数を所定数倍して得ら
れる信号がマスタークロックとして出力される。
てＣＲＣの演算を開始し符号誤りの検出を行なって符号
誤りの有無を示すポインタに応じた信号を出力するよう
に構成されている。このＣＲＣチェック回路２の出力は
ＯＲ（論理和〕ゲート５を介してＲＡ Ｍ （）（ａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ） ６のデータ
入力端子に供給される。この几ＡＭ６のデータ入力端子
にはタイミング信号発生回路８より出力されるタイミン
グパルスαもＯＲゲート５を介して供給されている。タ
イミング信号発生回路８は、例えばＰＬ、Ｌ （フェイ
ズ・ロックド・ループ）回路９より出力されるマスター
クロ・ツクがクロック入力端子に供給されるカウンタで
形成されており、計数値の変化に応じて互いに出力タイ
ミングの異なる複数のタイミングパルスを発生する構成
となっている。ＰＬＬ回路９には磁気へ・ンドの回転に
同期して発振しかつ発振周波数が６０Ｈｚの発振器（図
示せず）より出力されるスイ・ソチングパルスＳＷＰが
供給されており、このｌ） Ｌ Ｌ回路９エクスイツチ
ングパルスＳＷＰの繰り返し周波数を所定数倍して得ら
れる信号がマスタークロックとして出力される。
ラッチ回路４のクロック入力端子には、シフトレジスタ
１の並列出力端子上にシンクコードに続くアドレスコー
ド、データワード等が形成された時に発生するパルスが
タイミング信号発生回路８より供給され、ラッチ回路４
にアドレスコード、データワード等がラッチされる。ラ
ッチ回路４にラッチされたアドレスコード、データワー
ド等はデータバス１０に送出される。データバス１０に
ｌｄＲＡＭｌｌのデータ入出力端子が接続されている。
１の並列出力端子上にシンクコードに続くアドレスコー
ド、データワード等が形成された時に発生するパルスが
タイミング信号発生回路８より供給され、ラッチ回路４
にアドレスコード、データワード等がラッチされる。ラ
ッチ回路４にラッチされたアドレスコード、データワー
ド等はデータバス１０に送出される。データバス１０に
ｌｄＲＡＭｌｌのデータ入出力端子が接続されている。
ＲＡＭ１ｔのアドレス入力端子にはマルチプレクサ１２
を介してアドレス発生回路１３及び１４の出力が択一的
に供給される。それと同様にＲＡＭ６のアドレス入力端
子にはマルチプレクサ１５を介してアドレス発生回路１
６及び１７の出力が択一的に供給される。ＲＡＭ６及び
１１には制御回路１８↓り書き込みパルスＷ、 、Ｗ２
の各々及び読み出しパルスＲ，，Ｒ，の各々が供給され
る。ＲＡＭ６及び７は、書き込みパルスが供給されたと
きマルチプレクサ１５及び１２の各々の出力によって指
定された記憶位置にデータ入力端子又はデータ入出力端
子に供給されているデータを書き込みかつ読み出しパル
スが供給されたときマルチプレクサ１５及び１２の各々
の出力によって指定された記憶位置に書き込まれている
データを読み出して出力する構成となっている。また、
アドレス発生回路１３．１４．１６．１７にはモード切
換信号発生回路１９よりモード切換信号すが供給される
と同時に制御回路１８よりアドレス生成用パルスＣ〜ｆ
の各々が供給されている。これらアドレス発生回路１３
．１４．１６．１７は、アドレス生成用パルスが供給さ
れる毎にＲＡＭｘｘＫおける領域１１ ａ 、 １ ｌ
ｂ 、ＲＡＭ６における領域６ａ。
を介してアドレス発生回路１３及び１４の出力が択一的
に供給される。それと同様にＲＡＭ６のアドレス入力端
子にはマルチプレクサ１５を介してアドレス発生回路１
６及び１７の出力が択一的に供給される。ＲＡＭ６及び
１１には制御回路１８↓り書き込みパルスＷ、 、Ｗ２
の各々及び読み出しパルスＲ，，Ｒ，の各々が供給され
る。ＲＡＭ６及び７は、書き込みパルスが供給されたと
きマルチプレクサ１５及び１２の各々の出力によって指
定された記憶位置にデータ入力端子又はデータ入出力端
子に供給されているデータを書き込みかつ読み出しパル
スが供給されたときマルチプレクサ１５及び１２の各々
の出力によって指定された記憶位置に書き込まれている
データを読み出して出力する構成となっている。また、
アドレス発生回路１３．１４．１６．１７にはモード切
換信号発生回路１９よりモード切換信号すが供給される
と同時に制御回路１８よりアドレス生成用パルスＣ〜ｆ
の各々が供給されている。これらアドレス発生回路１３
．１４．１６．１７は、アドレス生成用パルスが供給さ
れる毎にＲＡＭｘｘＫおける領域１１ ａ 、 １ ｌ
ｂ 、ＲＡＭ６における領域６ａ。
６ｂの各々における各記憶位置に対応しかつモード切換
信号すの状態に応じた所定の順序で変化する数値に対応
するデータを出力するように構成されている。マタ、マ
ルチプレクサ１２，１５の各々には制御回路１８ｘ、ジ
切換制両信号ｙ、ｈがそれぞれ供給されている。マルチ
プレクサ１２，１５は、切換制御信号１．ｈの各々の状
態に応じてアドレス発生回路１３及び１４のうちの一方
及びアドレス発生回路１６及び１７のうちの一方の各出
力を選択的にＲＡＭＩＩ及び６の各アドレス端子に供給
するように構成されている。また、モード切換信号発生
回路１９は、スイヅチングパルスＳ Ｗ Ｐと所定の時
間差を有する信号を生成してモＬ’Ｊ’１１ ｍＪ−ｒ
ＪＬ Ａ Ｌ ｌ イ＋ｈ、 ＋Ｉ ＃ ２． ｒらＶ
ｋｍ ｈＶ ’Ｘ −ｈ−イいる。このモード切換信
号すはメモリ制御回路１８にも供給されている。メモリ
制御回路１８は、モード切換信号すの状態に応じて領域
６α、１１（Ｚ及び領域６ｈ、ＩＩｈの各対のうちの一
方においてポインタ及びデータの書き込み及び誤り訂正
回路２０との協働による書き込まれたデータの誤り訂正
がなされかつ前記各対のうちの他方において書き込まれ
ているポインタ及びデータの読み出しが所定の周期でな
されるように書き込みパルスＷＩ。
信号すの状態に応じた所定の順序で変化する数値に対応
するデータを出力するように構成されている。マタ、マ
ルチプレクサ１２，１５の各々には制御回路１８ｘ、ジ
切換制両信号ｙ、ｈがそれぞれ供給されている。マルチ
プレクサ１２，１５は、切換制御信号１．ｈの各々の状
態に応じてアドレス発生回路１３及び１４のうちの一方
及びアドレス発生回路１６及び１７のうちの一方の各出
力を選択的にＲＡＭＩＩ及び６の各アドレス端子に供給
するように構成されている。また、モード切換信号発生
回路１９は、スイヅチングパルスＳ Ｗ Ｐと所定の時
間差を有する信号を生成してモＬ’Ｊ’１１ ｍＪ−ｒ
ＪＬ Ａ Ｌ ｌ イ＋ｈ、 ＋Ｉ ＃ ２． ｒらＶ
ｋｍ ｈＶ ’Ｘ −ｈ−イいる。このモード切換信
号すはメモリ制御回路１８にも供給されている。メモリ
制御回路１８は、モード切換信号すの状態に応じて領域
６α、１１（Ｚ及び領域６ｈ、ＩＩｈの各対のうちの一
方においてポインタ及びデータの書き込み及び誤り訂正
回路２０との協働による書き込まれたデータの誤り訂正
がなされかつ前記各対のうちの他方において書き込まれ
ているポインタ及びデータの読み出しが所定の周期でな
されるように書き込みパルスＷＩ。
Ｗ２、読み出しパルスＲ，、Ｒ２、アドレス生成用パル
スＣ−ｆ、切換制御信号ｙ、ｈ及び訂正動作指令信号２
を発生する構成となっている。誤り訂正回ｉｊ２！２０
は、訂正動作指令信号ｔに応答してＲ，ＡＭ１１工り読
み出されたデータのうちＲＡＭ６よジ読み出されたポイ
ンタによって誤りが有ることが示されているデータの誤
り全訂正したのち訂正後のデータがＲＡＭ１ｘに書き込
まれるようにデータバス１０に訂正後のデータを送出す
ると同時にＲＡ Ｍ ６に書き込まれている対応するポ
インタの値が誤り無しに対応する値に変更されるように
誤９無しに対応する値に応じたデータ’（ｉ７ＯＲゲー
ト５２！ｉ−介して几ＡＭ６のデータ入力端子に送出す
る構成となっている。そして、ＲＡＭ１ｘｚ、ｐ所定の
周期で順次読み出されたデータがラッチ回路２１にラッ
チされてｌ）／Ａ（ディジタル・アナログ）変換回路（
図示せず）等に送出される。また、それと同時にＨ，Ａ
Ｍ ６より読み出されたポインタがランチ回路２２にラ
ンチされて前記図示せぬＤ／Ａ。
スＣ−ｆ、切換制御信号ｙ、ｈ及び訂正動作指令信号２
を発生する構成となっている。誤り訂正回ｉｊ２！２０
は、訂正動作指令信号ｔに応答してＲ，ＡＭ１１工り読
み出されたデータのうちＲＡＭ６よジ読み出されたポイ
ンタによって誤りが有ることが示されているデータの誤
り全訂正したのち訂正後のデータがＲＡＭ１ｘに書き込
まれるようにデータバス１０に訂正後のデータを送出す
ると同時にＲＡ Ｍ ６に書き込まれている対応するポ
インタの値が誤り無しに対応する値に変更されるように
誤９無しに対応する値に応じたデータ’（ｉ７ＯＲゲー
ト５２！ｉ−介して几ＡＭ６のデータ入力端子に送出す
る構成となっている。そして、ＲＡＭ１ｘｚ、ｐ所定の
周期で順次読み出されたデータがラッチ回路２１にラッ
チされてｌ）／Ａ（ディジタル・アナログ）変換回路（
図示せず）等に送出される。また、それと同時にＨ，Ａ
Ｍ ６より読み出されたポインタがランチ回路２２にラ
ンチされて前記図示せぬＤ／Ａ。
変換回路等に送出される。
以上の構成において、第３図（Ａ）に示す如くｌフィー
ルドおきに状態が変化するスイッチングパルスＳＷＰが
発生すると、ＰＣＭデータは同図（Ｂ）に示す如くこの
スイッチングパルスＳＷＰの状態遷移点の直前において
発生する。このとき、モード切換信号すが同図（Ｃ）に
示す如（ＰＣＭデータの発生時の直前に状態が変化する
信号となるようにモード切換信号発生回路１９を形成す
る。そうすると、領域１１α及び１１ｈのうちの一方に
おいては同図中）に示す如くモード切換信号すが高レベ
ルのときｌフィールド分のＰＣＭデータの書き込み及び
書き込まれたＰＣＭデータの誤り訂正がなされかつモー
ド切換信号すが低レベルのとき書き込まれているＰＣＭ
データのＤ／Ａ変換回路等への送出のための読み出しが
所定の順序及び周期でなされてディインタリープ及び時
間軸伸長がなされる。また、領域１１α及びｌｌｂのう
ちの他方においては、同図ＣＢ）に示す如くモード切換
信号すが高レベルのとき書き込まれているＰＣＭデータ
のＤ／Ａ変換回路等への送出のための読み出しが所定の
順序及び周期でなされてディインタリープ及び時間軸伸
長がなされかつモード切換信号すが低レベルのとき１フ
ィールド分のＰＣＭデータの書き込み及び書き込まれた
ＰＣＭデータの誤り訂正がなされる。また、モード切換
信号すが低レベルのとき領域１１α及びｌｌｂのうちの
一方エク読み出されたデータに対応する領域６ａ及び６
ｂのうちの一方に記憶されているポインタが読み出され
てランチ回路２２にラッチされ、モード切換信号すが高
レベルのとき領域１１α及び１１ｂのうちの他方より読
み出されたデータに対応する領域６α及び６ｂのうちの
他方に記憶されているポインタが読み出されてラッチ回
路２２にラッチされる。
ルドおきに状態が変化するスイッチングパルスＳＷＰが
発生すると、ＰＣＭデータは同図（Ｂ）に示す如くこの
スイッチングパルスＳＷＰの状態遷移点の直前において
発生する。このとき、モード切換信号すが同図（Ｃ）に
示す如（ＰＣＭデータの発生時の直前に状態が変化する
信号となるようにモード切換信号発生回路１９を形成す
る。そうすると、領域１１α及び１１ｈのうちの一方に
おいては同図中）に示す如くモード切換信号すが高レベ
ルのときｌフィールド分のＰＣＭデータの書き込み及び
書き込まれたＰＣＭデータの誤り訂正がなされかつモー
ド切換信号すが低レベルのとき書き込まれているＰＣＭ
データのＤ／Ａ変換回路等への送出のための読み出しが
所定の順序及び周期でなされてディインタリープ及び時
間軸伸長がなされる。また、領域１１α及びｌｌｂのう
ちの他方においては、同図ＣＢ）に示す如くモード切換
信号すが高レベルのとき書き込まれているＰＣＭデータ
のＤ／Ａ変換回路等への送出のための読み出しが所定の
順序及び周期でなされてディインタリープ及び時間軸伸
長がなされかつモード切換信号すが低レベルのとき１フ
ィールド分のＰＣＭデータの書き込み及び書き込まれた
ＰＣＭデータの誤り訂正がなされる。また、モード切換
信号すが低レベルのとき領域１１α及びｌｌｂのうちの
一方エク読み出されたデータに対応する領域６ａ及び６
ｂのうちの一方に記憶されているポインタが読み出され
てランチ回路２２にラッチされ、モード切換信号すが高
レベルのとき領域１１α及び１１ｂのうちの他方より読
み出されたデータに対応する領域６α及び６ｂのうちの
他方に記憶されているポインタが読み出されてラッチ回
路２２にラッチされる。
ここで、領域１１α及び１１ｈに書き込まれている１フ
ィールド分のＰＣＭデ！りのＤ／Ａ変換回路等への送出
のための読み出しがなされているときにおいて第４図（
Ａ）に示す如く各ＰＣＭデータＤ、 、 Ｄ２． Ｄ３
・・・の読み出しがなされる毎に同図ＣＢ）に示す如く
タイミング信号発生回路８より出力されるパルスαが高
レベルとなりかつこのとき対応する領域６α及び６ｂの
うちの一方において書き込みがなされるようにｔｉｌＪ
＠１回路１８より書き込みパルスＷ１が出力されかつ
切換制御信号りの状態が設定されるものとする。そうす
ると、領域６α及び６ｈのうちの一方において書き込ま
れている各ポインタのＤ／Ａ変挾変節回路の送出のため
の読み出しがなされた直後に該一方に記憶されている各
ポインタの値が順次誤り有りに対応する値に変更するこ
とができることとなる。従って、次の１７１−ルに＃蛇
当Ｅ Ｊｕｌ ｆ百。イ鹿在すＡオーディオ信号に対応
するＰＣＭデータが同期信号部分を含めてドロップアウ
ト等によって欠落してＣＲＣ演算がなされず、結果的に
領域６α及び６ｂのうちの一方に新たなポインタの書き
込みがなされない場合でも、該一方に書き込まれている
ポインタの値が誤り有りに対応する値になっているので
、誤り訂正回路２０による誤υ訂正を正常に行なうこと
が可能となって誤訂正が防止されることとなる０尚、上
記実施例においてはＰＣＭデータを記憶する第１記憶手
段及びポインタを記憶する第２記憶手段が互いに異なる
ＲＡＭＩＩ及び６でそれぞれ形成されていたが、第１及
び第２記憶手段を同一のＲＡＭ上の互いに異なる領域に
よって形成してもよい。但し、この場合ＰＣＭデータは
８ビ、／ト単位で処理されるため、このＰＣＭデータと
共にポインタとしての１ビ・ントの読み出し及び書き込
みがなされるようにする装置が必要となる。すなわち５
例えば１ビツトの読み出しの際にはこの１ビツトを含む
８ビ・ントを読み出したのちセレクタ等に１ってこのｌ
ピーｙ）ｆ選択的に出力するようにしかつｌピットの書
き込みの際にはこの１ビツトを書き込むべき位置に記憶
されている８ビット１−読み出したのちこの８ビ４トの
うちの対応する１ピツトの値のみを書き込むべきｌビ・
ントの値に変更して得た８ピッｌｆ元の位置に書き込む
構成の装置が必要となる。また、この場合にはポインタ
も８ビット単位で処理することができるので、ポインタ
の値を誤り有りに対応するものに変更する場合の処理速
度を高くすることができるという効果がある。
ィールド分のＰＣＭデ！りのＤ／Ａ変換回路等への送出
のための読み出しがなされているときにおいて第４図（
Ａ）に示す如く各ＰＣＭデータＤ、 、 Ｄ２． Ｄ３
・・・の読み出しがなされる毎に同図ＣＢ）に示す如く
タイミング信号発生回路８より出力されるパルスαが高
レベルとなりかつこのとき対応する領域６α及び６ｂの
うちの一方において書き込みがなされるようにｔｉｌＪ
＠１回路１８より書き込みパルスＷ１が出力されかつ
切換制御信号りの状態が設定されるものとする。そうす
ると、領域６α及び６ｈのうちの一方において書き込ま
れている各ポインタのＤ／Ａ変挾変節回路の送出のため
の読み出しがなされた直後に該一方に記憶されている各
ポインタの値が順次誤り有りに対応する値に変更するこ
とができることとなる。従って、次の１７１−ルに＃蛇
当Ｅ Ｊｕｌ ｆ百。イ鹿在すＡオーディオ信号に対応
するＰＣＭデータが同期信号部分を含めてドロップアウ
ト等によって欠落してＣＲＣ演算がなされず、結果的に
領域６α及び６ｂのうちの一方に新たなポインタの書き
込みがなされない場合でも、該一方に書き込まれている
ポインタの値が誤り有りに対応する値になっているので
、誤り訂正回路２０による誤υ訂正を正常に行なうこと
が可能となって誤訂正が防止されることとなる０尚、上
記実施例においてはＰＣＭデータを記憶する第１記憶手
段及びポインタを記憶する第２記憶手段が互いに異なる
ＲＡＭＩＩ及び６でそれぞれ形成されていたが、第１及
び第２記憶手段を同一のＲＡＭ上の互いに異なる領域に
よって形成してもよい。但し、この場合ＰＣＭデータは
８ビ、／ト単位で処理されるため、このＰＣＭデータと
共にポインタとしての１ビ・ントの読み出し及び書き込
みがなされるようにする装置が必要となる。すなわち５
例えば１ビツトの読み出しの際にはこの１ビツトを含む
８ビ・ントを読み出したのちセレクタ等に１ってこのｌ
ピーｙ）ｆ選択的に出力するようにしかつｌピットの書
き込みの際にはこの１ビツトを書き込むべき位置に記憶
されている８ビット１−読み出したのちこの８ビ４トの
うちの対応する１ピツトの値のみを書き込むべきｌビ・
ントの値に変更して得た８ピッｌｆ元の位置に書き込む
構成の装置が必要となる。また、この場合にはポインタ
も８ビット単位で処理することができるので、ポインタ
の値を誤り有りに対応するものに変更する場合の処理速
度を高くすることができるという効果がある。
効果
以上詳述した如く本発明による符号誤り訂正装置は、第
１記憶手段に記憶されているデータの誤りの有無を示す
ポインタを記憶する第２記憶手段においてポインタの送
出のための読み出しがなされたのち新たな連続するデー
タが到来する前に第２記憶手段に記憶されているポイン
タの値を誤り有りに対応する値に変更する構成となって
いるので、ドロップアウト等によって誤り検出がなされ
ず新たなポインタの書き込みがなされない場合でも誤り
訂正をもれなく行なうことが可能となり、誤訂正の発生
を確実に防止することができることとなる。
１記憶手段に記憶されているデータの誤りの有無を示す
ポインタを記憶する第２記憶手段においてポインタの送
出のための読み出しがなされたのち新たな連続するデー
タが到来する前に第２記憶手段に記憶されているポイン
タの値を誤り有りに対応する値に変更する構成となって
いるので、ドロップアウト等によって誤り検出がなされ
ず新たなポインタの書き込みがなされない場合でも誤り
訂正をもれなく行なうことが可能となり、誤訂正の発生
を確実に防止することができることとなる。
第１図は、８ｍビデオテープレコーダにおけるＰＣＭデ
ータの記録フォーマツ）１示す図、第２図は、本発明の
一実施例を示すブロック図、第３図及び第４図は、第２
図の装置の動作を示すタイミングチャートである。 主要部分の符号の説明 ８・・・タイミング信号発生回路 ６ １１・・・ＲＡＭ １８・・・制御回路１９・・・
モード切換信号発生回路 ２０・・・誤り訂正回路 １［人 パイオニア株式会社 代理人 弁理士 藤村元彦 ＃、３凹 葬、４図 （８ン −■−１４ムａ−−−−−−−−−−−Ｉ−一
−１−−一−−一一一−−一一、１−一−］二見２図
ータの記録フォーマツ）１示す図、第２図は、本発明の
一実施例を示すブロック図、第３図及び第４図は、第２
図の装置の動作を示すタイミングチャートである。 主要部分の符号の説明 ８・・・タイミング信号発生回路 ６ １１・・・ＲＡＭ １８・・・制御回路１９・・・
モード切換信号発生回路 ２０・・・誤り訂正回路 １［人 パイオニア株式会社 代理人 弁理士 藤村元彦 ＃、３凹 葬、４図 （８ン −■−１４ムａ−−−−−−−−−−−Ｉ−一
−１−−一−−一一一−−一一、１−一−］二見２図
Claims (1)
- 誤り検出符号を含みかつ断続的に到来する複数のデータ
のうち連続する所定個数のデータを到来する毎に順次記
憶する第１記憶手段と、前記誤り検出符号によって符号
誤りの検出を行なって誤りの有無を示すポインタを生成
する誤り検出手段と、前記ポインタを記憶する第２記憶
手段と、前記第１記憶手段に記憶されているデータの誤
りを前記第２記憶手段に記憶されているポインタによっ
て検知して訂正したのち前記第２記憶手段に記憶されて
いるポインタのうち訂正を行なったデータに対応するポ
インタの値を誤り無しに対応する値に変更する訂正手段
とを含み、前記第１及び第２記憶手段に記憶されている
データ及びポインタを前記訂正手段による訂正が行なわ
れたのち所定の順痒乃ｒド闇拙で１晒次詩み出１．て送
出すＡ竹−舛隠り訂正装置であって、前記第２記憶手段
に記憶されているポインタの送出のための読み出しがな
されたのち新たな連続するデータが到来する前に前記第
２記憶手段に記憶されているポインタの値を誤り有りに
対応する値に変更するポインタ変更手段を備えたことを
特徴とする符号誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6541184A JPS60209976A (ja) | 1984-04-02 | 1984-04-02 | 符号誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6541184A JPS60209976A (ja) | 1984-04-02 | 1984-04-02 | 符号誤り訂正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60209976A true JPS60209976A (ja) | 1985-10-22 |
Family
ID=13286262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6541184A Pending JPS60209976A (ja) | 1984-04-02 | 1984-04-02 | 符号誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60209976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03132974A (ja) * | 1989-10-18 | 1991-06-06 | Hitachi Ltd | 符号誤り訂正装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5665310A (en) * | 1979-10-31 | 1981-06-03 | Sony Corp | Transmitting method for pcm data |
| JPS57191815A (en) * | 1981-05-19 | 1982-11-25 | Akai Electric Co Ltd | Erroneous writing preventing method for crc arithmetic result |
-
1984
- 1984-04-02 JP JP6541184A patent/JPS60209976A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5665310A (en) * | 1979-10-31 | 1981-06-03 | Sony Corp | Transmitting method for pcm data |
| JPS57191815A (en) * | 1981-05-19 | 1982-11-25 | Akai Electric Co Ltd | Erroneous writing preventing method for crc arithmetic result |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03132974A (ja) * | 1989-10-18 | 1991-06-06 | Hitachi Ltd | 符号誤り訂正装置 |
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