JPS61190755A - アドレス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はＰＣＭ再生装置におけるディジタル処−理回路
、特にそのアドレス回路に関する。

〔発明の背景〕

ＰＣＭ再生装置において、再生ディジタルデータのアド
レスを生成する手段としては、特開昭５８−１２５２０
８号で説明されている。

しかしこのようなアドレス生成手段では、より早く正し
いアドレスを生成し、またエラー検知時にはより早い回
復特性が求められる。

〔発明の目的〕

本発明の目的は、再生時のドロップアウト等により信号
が失なわれた際にアドレスを正しく生成させるアドレス
回路を提供することにある。

〔発明の概要〕

本発明では、データの先頭を見つける検出回路の出力に
より、アドレスコードの連続性およびパリティチェック
回路の検出条件を変えるとともに、アドレスコードから
アドレスを生成する手段と同期信号を入力とするカウン
タから構成された他のアドレス生成手段を有し、アドレ
スコードを正しく検出した時にはこのコードを出力し、
かつこのカウンタをロードし、それ以外ではこのカウン
タ出力でアドレスを生鷹するようにしたものである。

〔発明の実施例〕

以下、本発明の一実施例を第１図に示す。

第１図において、１は同期検出保護回路、２は同期信号
を基準に各回路を動作させるためのタイミング回路、３
は入力されるシリアルデータをパラレルデータに変換す
るためのＳ／Ｐ変換回路、４はデータ中のアドレスコー
ドを一時記憶してお（ためのラッチ回路、５はアドレス
コード、Ｓよび後述する識別用のコード（以下ＩＤコー
ドと略す）の誤りを検出するためのパリティチェック回
路である。６は１ブロツクごとに＋１ずつカウントアツ
プしてアドレスを生成するカウンタ回路、７は検出され
たアドレスコードに対し保護を行うかどうかを制御する
コントロール回路、８はコントロール回路７の制御信号
により、検出されたアドレスコード２１ト保護出力２２
とを切換えて出力させるマルチプレクサ回路である。１
２は生成されたアドレス出力、１３はマルチプレクサの
切り換え出力、１４はカウンタのロード入力である。

ここで、コントロール回路７は、第２図に示す回路によ
り構成されている。第２図において、４０はラッチ回路
４によりラッチされたアドレスコード２１をラッチする
ためのラッチ回路、４１はラッチされた値に＋１を加算
するための加算回路、４２は加算値と次にラッチされた
アドレスコードの一致を検出するための比較回路、４３
はパリティチェックの結果及び同期コードの検出状態を
一時記憶するためのフラグ回路、４４は同期信号検出不
能数をカウントし、所定数以上の検出不能が発生した場
合にデータ検出不能とみなすデータエリア検出回路、４
５は比較回路４２及びフラグ回路４３、さらにデータエ
リア検出回路４４の出力をもとにアドレスコードが正し
いがどうかを判断し、アドレス保護のため制御信号を生
成する判別回路、４６は最初に検出された同期信号を検
出する第１８ｙｎｃ検出回路である。

第３図は再生信号を示す。再生信号は図に示すような間
欠信号である。この信号はさらに、複数のブロック信号
に分割され、各ブロック信号は、５ｙｎｃ信号６０、識
別のためのＩＤ信号６１、各ブロック毎に特有のコード
、例えば先頭から１つづつステップアップするアドレス
信号（以下略してＡＤ倍信号６２、たとえばＩＤコード
６１とＡＤコード６２のＭＯＤ２をとり、再生時にこの
２つのコードの誤りを検出するパリティコード６３、デ
ータコード６４から構成されている。

以下、本発明の詳細な説明する。第３図に示す間欠ｆぎ
号を再生する場合には、データの先頭を正しく検出し、
データ６４を順序正しく取り込まなければならない。こ
のために本実施例では同期検出状態をもとに、アドレス
コードの連続性およびパリティコードを用いて正しいア
ドレス生成をおこなうものである。

まず信号が入力され同期信号が検出されたか否かを示す
フラグ信号１０が得られる。この信号は判別回路７に入
り第１５ｙｎｃ検出回路より最初に検出されたことを示
すフラグ、第１５ｙｎｃ検出信号５０が出力される。

同期信号６０の後に記録されたＩＤコード６１、アドレ
スコード６２、パリティコード６３、データ６４は順次
Ｓ／Ｐ変換回路３に入った後、アドレスコードはラッチ
回路４に、ＩＤコード６１、アドレスコード６２、パリ
ティコード６３はパリティ回路５に入力される。

ラッチ回路４でラッチされたアドレスコード２１はコン
トロール回路７に入力されろうアドレスコード２１はラ
ッチ回路４ｏでラッチされた後、加算回路４１で１＋１
“される。加算回路４１の出力とアドレスコード２１は
比較回路４２に入力されこの２つのコードが一致してい
るか否がチェックされる。この比較出力は判別回路４５
に送られる。通常の再生時にはアドレスコードは各ブロ
ック毎に１つづつステップアップしていることから比較
回路の出力は常に一致しアドレスコードの連続性をチェ
ックすることが可能である。

一方バリティチェック回路５の出力２３も判別回路４５
に入力される。ここで判別回路４５はパリティチェック
出力およびアドレスコードの連続性がチェックできた時
でラッチ回路４に取り込まれたアドレスコードは正しい
と判断してマルチプレクサ回路８をラッチ回路４側へ切
り換えるとともにカウンタ回路６にロードパルス１４で
このアドレスコードをロードスル。

これに対して判別回路４５に入る２つの人力の一方ある
いは両方がＮＧとなった時には、マルチプレクサ回路８
を各ブロックごとに１つづつカウントアツプするように
構成されたカウンタ回路６側に切り換えてアドレスを生
成するものである。しかし最初に検出されたブロック信
号ではアドレスコードの連続性をチェックできない点デ
ータが記録されていないエリアで雑音等により誤って同
期信号と同じパターンが検出された時、記録エリア内で
のドロップアウト等により信号欠落が発生した時の保護
には問題がある。そこで第１５ｙｎｃ検出回路、データ
エリア検出回路において保護を２こなっている。

最初に検出されたアドレスコード２１に対しては、比較
回路４２においてアドレスコードの連続性をチェックせ
ずにパリティチェック出力２３をもとに判別を行なって
いる。つまり、最初の同期検出がなされた場合には、第
１８ＹＮＣ出力５０が出力されるので、この出力をもと
に判別回路４５は一定期間、アドレスコードの連続性チ
ェックをぢこなわず、パリティチェック出力２３のみで
判別するようにしたものである。パリティチェック回路
５で誤りが検出されなかった時には判別回路４５におい
てラッチ４にとり込まれたアドレスコード２１が正しい
と判断される。この結果、マルチプレクサ回路８におい
てラッチ回路４側が選択され、また、カウンタ回路６は
アドレス出力２１がロードされる。

また、パリティチェックにより誤りが検出された場合に
は、判別回路４５においてアドレスコード２１が誤りで
あると判断される。この結果、マルチプレクサ回路８に
おいて、保護出力２２が選択される。また、カウンタ回
路゛６においては、アドレス出力２１はロードされず、
前の値が＋１だけカウントアツプされる。つまり、第１
番目の同期検出が行われる前において、保護カウンタ回
路６はリセットされているので、第１番目の同期パルス
に対応した出力は１ｏ“となり、アドレス出力として１
０“の値が出方される。

以上のように、第１番目の同期パルスに対しては、アド
レスコードの連続性のチェックは行わずパリティチェッ
クの結果により、誤りが検出されなかった場合にはアド
レスコードをアドレスとして出力し、誤りが検出された
場合にはカウンタ６の出力をアドレスとして出力するこ
とにより、先頭のデータより正しいアドレスを生成する
ものである。

次に、雑音等により、データエリア外に同期信号が検出
された場合のアドレス保護の動作について説明する。

第４図において、８０はデータエリア外に誤って検出さ
れた同期検出出力である。８１は従来のアドレス保護回
路における動作を示したもので。

同期検出出力８０を基準にアドレス保護動作を開始し、
そのまま、データエリアで同期検出が行われるまでアド
レス保護動作をつづけている。

この結果、データエリア内に２ける第１番目のアドレス
コードを取り込むことができず、同期検出出力８０を基
準として生ｆｙ、された値″″ｎ“が出力され、アドレ
ス誤りの原因となっていた。

８２は、本実施例のアドレス保護回路に２けるアドレス
出力２１を示したものである。第２図におけるデータエ
リア検出回路４４では、同期検出不能数が所定数以上連
続して発生したことを検出して判別回路４５へ入力する
。

判別回路４５では、比較回路４２、およびパリティチェ
ック出力２３よりアドレスコードがすでに検出されてい
るか否かにより、データエリア外であればカウンタ６お
よび第１５ｙｎｃ検出回路４６をリセットして、同期信
号が検出されるまでの待機状態に入る。

一方、データエリア内での信号欠落によって発生した場
合には、第１５ｙｎｃ検出回ｖ！ｒ４６のみリセットし
て、再たび同期信号がとれた時に、ただちにパリティチ
ェック回路の結果により、アドレスコードを取り込むよ
うに設定することにより、アドレス生成の復帰を早める
ようにしたものである。

この結果、次に同期信号が検出されたところから、再た
びアドレス生成がぢこなわれるため、正しいアドレスへ
データが書き込まれることになる。

以上のように、本発明によれば、第１番目のアドレス保
護については、従来通りの保護能力をもち、データの連
続検出状態においては、パリティチェックとアドレスコ
ードの連続性をチェックすることにより、アドレスコー
ド誤りをすべて検出することができ、正しいアドレス保
護を行うことができる。さらに、データエリアを検出す
ることにより、データエリア外の誤った同期コードによ
るアドレス誤りを防止することができる。

第５図に本発明による他の一実施例を示す。

第１図と同一符号は同一機能を有する。９０はマルチプ
レクサ８で選ばれたアドレス出力とコントロール回路７
で生成された初期アドレス９１とを切り換えてカウント
６のプリセット入力とするマルチプレクサ回路である。

９２はコントロール回路７で生成される切り換え信号で
ある。

本実施例は、データエリア検出回路４４の出力により、
データエリア外ではカウンタ回路６を任意のプリセット
値にロードするようにしたものである。これはＡＤコー
ドが任意のアドレス番地たとえば１１２８“番地からス
タートする際、カウンタのスタートアドレスをこの１１
２８“にプリセットするものである。これは判別回路４
５によりデータエリア外と判断した時には初期アドレス
９１を１１２８“にセットし、マルチプレクサ９０を初
期アドレス９１側に切り換えるとともに、カウンタ回路
６をロード状態にする。このようにして任意のアドレス
よりカウンタ回路をスタートさせることが可能となる。

第６図は、本発明による他の一実施例である。

第６図において第１図と同一符号は同一機能を有する。

第６図において、９５はＩＤコードチェック回路、９６
はＩＤコードチェック出力である。

ＩＤコードチェック回路は第７図に示す構成からなり、
９７はｎ個のラッチ回路、９８はｎ個のよりコードラッ
チ回路９７の出力の一致回路である。

第８図はコントロール回路７の構成を示し、第２図と同
一符号は同一機能を有する。１００はＡＤコードの訂正
回路である。

本実施例はＩＤコードが各ブロック毎では変化しないこ
とを利用して、よりコードが連続で同じ値になるか否か
を検出することにより、アドレスコードの誤りを訂正し
てアドレス生成をおこなうものである。

ＩＤコードは配置条件等を示すコードで、通常は常に同
じコードが入力されている。第７図に示すようにｎ個の
ラッチ回路に各ブロックごとにＩＤコードを順次とり込
まれる。このコードを一致回路９８でチェックし、ｎ個
連続でＩＤコードが一致したか否かを判定し、よりコー
ドチェック出力９６でコントロール回路７に入力する。

一方、パリティチェック回路５によりアドレスコードに
誤りがあることが検出された時は、訂正回路１００によ
りアドレスコードの訂正をおこなう。これはパリティコ
ードがＡＤコードとＩＤコードから生成されており、Ｉ
ＤコードがＩＤチェック回路９５によりわかればパリテ
ィコードとＩＤコードよりアドレスコードを求めること
ができる。しかしこの場合、アドレスコードの誤訂正を
避けるため、比較回路４２−２において訂正されたアド
レスコードの連α性をチェックし判別回路４５に入力す
る。

判別回路ではパリテイタエツク回路の出力か誤りを検出
した時でも、訂正後のアドレスコードが連続性をもって
いる場合にはマルチプレクサ９０を訂正アドレス側に切
り換えて訂正アドレスをカウンタ６にロードする。

このようにＩＤコードを使用して、より正しいアドレス
生成をおこなうことが可能となる。

〔発明の効果〕

本発明によれば、ドロップアウト等によって生じた伝送
時の誤りにもかかわらず、より正確なアドレス生成をお
こなうことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は本発
明の一実施例のコントロール回路の構成図、第３図は再
生された間欠信号を示す図、第４図は本発明による動作
の一例を示す図、第５図は本発明による他の一実施例を
示す回路図、第６図は本発明によるさらに他の一実施例
を示す回路図、ＷＪ７図は訂正回路の一例を示す回路図
、Ｍ８図は判別回路の一例を示す回路図である。 １・・・同期検出保護回路　２・・・タイミング回路３
・・・８７Ｐ変換回Ｗ＆４・・・ラッチ回路５・・・パ
リティチェック回路

Claims (1)

1. 【特許請求の範囲】 １、データをブロック単位に分割すると共に、各ブロッ
   クごとにブロック同期信号とブロックアドレスコードお
   よびこのブロックアドレスコードの誤りを検出するパリ
   テイコードを付加して記録し、再生時に再生信号よりブ
   ロックアドレスを生成するアドレス回路において、ブロ
   ック同期信号を検出する同期回路とブロックアドレスコ
   ードを取り込むアドレスコード回路とパリテイチェック
   をおこなうパリテイチェック回路と該同期回路の出力を
   計数してブロックアドレスを生成する第１のアドレス回
   路と、該アドレスコード回路によりブロックアドレスを
   生成する第２のアドレス回路と、該アドレスコード回路
   の出力がステップアップあるいはステップダウンしてい
   るかを比較する比較回路と、該同期回路が最初に検出し
   た同期信号によりセットされる第１同期信号検出回路と
   、該比較回路と該第１同期信号検出回路と該パリテイチ
   ェック回路の出力を入力とする判別回路と、該第１のア
   ドレス回路と該第２のアドレス回路の出力を切り換える
   切り換え回路からなり、該判別回路は該パリテイチェッ
   ク回路と比較回路の出力に誤りがない時は切り換え回路
   を第２のアドレス回路を選択し、ブロックアドレスを出
   力するとともに第２のアドレス回路の出力を第１のアド
   レス回路に入力し、誤りを検出した時には、切り換え回
   路を第１のアドレス回路を選択しブロックアドレスを出
   力するように制御し、かつ該判別回路は、第１同期信号
   検出回路が最初の同期信号を検出するまでは該パリテイ
   チェック回路の出力により切り換え回路を制御すること
   によりアドレスを生成することを特徴としたアドレス回
   路。 ２、特許請求の範囲第１項において、前記判別回路は、
   同期回路の同期検出不能数を計数するカウンタ回路と該
   カウンタ回路の出力を比較する比較回路を有し、該カウ
   ンタ回路の計数値があらかじめ定められた値を越えると
   前記第１同期検出回路および前記第１及び第２のアドレ
   ス回路をリセットすることを特徴としたアドレス回路。 ３、特許請求の範囲第１項において、前記パリテイチェ
   ック回路は、訂正されたアドレスコードを該判別回路の
   比較回路へ入力し、訂正されたアドレスコードよりアド
   レスを生成することを特徴としたアドレス回路。