JPS60211371A

JPS60211371A - 比較回路

Info

Publication number: JPS60211371A
Application number: JP59069378A
Authority: JP
Inventors: Hiroshi Yoshizawa; 弘吉澤; Yutaka Katabe; 片部　豊
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1984-04-06
Filing date: 1984-04-06
Publication date: 1985-10-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は主にＡ／Ｄ変換器においてアナログ信号をディ
ジタル信号に変換するために用いられる比較回路に関す
るものである。

従来例の構成とその問題点比較回路をＭＯ８型トランジスタで設計する場合、チョ
ッパ型と呼ばれる方式がよく使われる。

第１図にチョッパ型比較回路の例として自己バイアス方
式の回路を示す。この回路はインバータ２１、トランス
ミッションゲート１１．１２゜１３および結合容量３１
で構成されている。なお、破線で接続された容量３２，
３３．３４はそれぞれトランスミッションゲート１１．
１２．１３のゲート・ドレイン間容量を示したものであ
る。第２図にトランスミ、ジョンゲート１１，１２゜１
３のオン・オフのタイミングを示した。第２図（ａ）は
比較基準電圧用トランスミッションゲルト１１のオン・
オフ、（ｂ）は被比較電圧用トランスミッションゲート
１２のオン・オフ、（ａ）はバイアス用トランスミッシ
ョンゲート１３のオン・オフのタイミングをそれぞれ示
しだものである。

第１図に示したチョッパ型比較回路の動作原理について
タイミングを追って説明する。まずトランスミッション
ゲート１１，１３を同時にオンさせると、インバータ２
１の入力と出力が接続されるのでインバータ２１の入力
電圧Ｖｌと出力電圧ｖＯが等しくなシ、端子にはｖｌ−ｖｏ−ＶＢ・・・・・（１）となるバイアスＶＢが発生する。バイアスｖＢＯ値は、
通常、電源電圧ＶＤＤの１／２、すなわち、１／２ＶＤ
Ｄ付近に設定する。また、比較基準電圧入力端子１から
、比較基準電圧ｖＲが結合容量３１の一端に加わるため
、結合容量３１に充電される電圧Ｖｃは、Ｖｃ　＝　ＶＢ　−ＶＲ−−・＝・（２）となる。次に
、トランスミッションゲート１１゜１３をオフにして、
トランスミッションゲート１２をオンさせる。この時、
トランスミッションゲート１１と同１２との両方がオン
する瞬間があると、比較基準電圧入力端子１と被比較電
圧入力端子２が短絡することになるので、それを避ける
ために、第２図の（ａ）と（ｂ）との波形のように、片
方のトランスミッションゲート１１が完全にオフしてか
らもう一方のトランスミッションゲート１２がオンする
タイミングとする。十ランスミッションゲート１１．１
３がオフ、同１２がオンの比較動作のタイミングでは、
インバータ２１の入力電圧ｖ■は、被比較電圧（データ
電圧）入力ＶＤと結合容量３１の充電電圧ＶＣとの和と
なシ、１１　＝　ＶＤ　＋　ＶＣ−・・−・・−（３）
となる。（３）式に（２）式を代入すると、Ｖｘ　＝　
ＶＢ　＋　ＶＤ　−ＶＲ・＝−・−（４）となり、イン
バータ２１の入力Ｖｌ　はバイアスｖＢを中心として被
比較電圧ｖＤと比較基準電圧ｖＲＯ差電圧分だけ変化す
ることとなる。ゆえにインバータ２１の出力３には被比
較電圧と比較基準電圧との差が反転増幅され、被比較電
圧と比較基準電圧との大小関係が検出されるわけである
。

第１図に示したようなチョッパ型比較回路は、次のよう
な欠点を持つ。トランスミッションゲート１１．１２．
１３は、容量３２，３３．３４で示されるようにゲート
・ドレイン間容量などの寄生容量を持っている。このた
め各トランスミッションゲートがオン・オフする時のゲ
ート電圧の変化が比較回路にノイズとして伝わり、比較
回路の判定誤差の要因となる。しかもこのトランスミッ
ションゲートのオン・オフによるノイズの大きさには信
号電圧依存性がある。これはトランスミッションゲート
のンース電圧の変化が原因となり、ゲート・ソース間電
圧の変化、バックバイアス効果の変化によって起きる。

このためＭＯ８形トランジスタで構成されたチョッパ型
比較回路を角いたＡ／Ｄ変換器は非直線性誤差が大とな
りやすかった。

発明の目的本発明は、主にＭＯ８型トランジスタで構成されたチョ
ッパ型比較回路を用いたＡ／Ｄ変換器の非直線性誤差を
小さくすることを目的としてなされたものである。

発明の構成本発明はＭＯ８型トランジスタで構成されたチョッパ型
比較回路において、アンプとして用いるインバータにバ
イアスを加える第１のスイッチと、比較基準電圧を取り
込む第２のスイッチとの各々の閉じるタイミングが、少
なくとも前記バイアスを得る第１のスイッチ側を前記比
較基準電圧を取り込む第２のスイッチより早くしたこと
を特徴とするチョッパ型比較回路である。

実施例の説明第３図に本発明実施例による比較回路の各トランスミッ
ションゲートのオン・オフのタイミングを示す。第３図
（、）は第１図中のトランスミッションゲート１１のオ
ン・オフ、（ｂ）は同じく、トランスミッションゲート
１２のオン・オフ、（Ｃ）は同トランスミッションゲー
ト１３のオン・オフのタイミングを示したものである。

このタイミングでは、比較基準電圧ｖＲを取りいれるト
ランスミッションゲート１１のオントインバータ２１に
バイアスをかけるトランスミッションゲート１３のオフ
との順序が決まっていることであり、バイアスをかける
トランスミッションゲート１３が先にオフするようにな
っている。このようにすると結合容量３１に加わるノイ
ズの大きさが信号電圧に依存しなくなり、比較回路の特
性は向上する。

第３図に示すタイミングにより、比較回路の特性が向上
する理由を説明する。比較回路が動作する過程において
、各トランスミッションゲートのノイズが特性に影響を
与えるタイミングは、インパーク２１の入力電圧がバイ
アス状態から比較状態に切り変わるタイミングだけであ
る。逆に、比較状態からバイアス状態に変わる時には、
インバータ２１を−バイアスＶＢにして、比較基準電圧
ｖＲを取り入れることによって動作が初期状態に再設定
されるので、ノイズによる影響はない。さらに比較回路
の３個のトランスミッションゲートのうち、信号電圧に
よる依存性を招くものは、比較基準電圧用トランスミッ
ションゲート１１のみである。トランスミッションゲー
ト１１がオフするタイミングでは、ノイズの電荷が結合
容量３１に加わるためバイアス時に設定された結合容量
３１の電圧が狂ってしまう。バイアス用トランスミッシ
ョンゲート１３がオフする時のノイズも結合容量３１の
電圧を狂わせる。しかしバイアス用トランスミッション
ゲート１３の扱う電圧は、バイアス電圧ｖＢ一定である
ので、発生するノイズはオフセットの要因にはなっても
信号電圧依存性には関係がない。また、被比較電圧用ト
ランスミッションゲート１２がオンする時は、結合容量
３１のインバータ２１の入力側がハイインピーダンスと
なっておシ、結合容量３１に蓄積された電圧は狂わない
ため特性に問題は発生しない。第３図に示す本発明によ
るタイミングでは、比較基準電圧用トランスミッション
ゲート１１をバイアス用トランスミッションゲート１３
の後にオフさせて、トランスミッションゲート１１がオ
フする時に結合コンデンサ３１のインバータ２１の入力
側をハイインピーダンスにしており、結合容量３１に蓄
えられた電圧は、トランスミッションゲート１１のノイ
ズにより変化しないようにしているわけである。

以上のことを簡単に式で表わすと以下のようになる。第
１図に示す回路を第３図に示すタイミングで動作させた
場合について計算する。各容量３１．３２．３４の容量
および電荷をＣ３１゜０３２．０３４およびＱ３１　、
Ｑ３２　、Ｑ３４とする。比較基準電圧入力端子１の電
圧をｖＲ１被比較電圧入力端子２の電圧をＶＤ、結合容
量３１のインバータ２１側の端子の電圧をｖｂ、もう一
方の端子の電圧をｖａとする。各トランスミッションゲ
ー）１１．１２．１３のゲー）４，５．６に加わるパル
スは、トランスミッションゲートヲオンとする時Ｖφ、
オフとする時○とする。

まずバイアス時の各容量の電荷は、である。次にバイアス用トランスミッションゲート１３
がオフの状態での各容量の電荷は、である。ゆえにトラ
ンスミッションゲート１３がオフ状態での結合容量３１
のインバータ２１側の端子電圧ｖｂは、となる。次に比較基準電圧用トランスミッションゲート
１１もオフした状態では、となる。さらに被比較電圧用トランスミッションゲート
１２がオンした状態では、となる。従ってインバータ２１の入力電圧の比較時とバ
イアス時の差ｖｂ−ｖｂは、・・・・　（１１）となる。（１１）式には０３２の項が含まれていないの
で、コンパレータの特性は入力電圧に影響されない。

今度はクロックのタイミングを変えて計算する。

革１図に示す回路を第４図に示すタイミングで動作させ
た場合について計算する。第４図（ａ）。

（ｂ）　、　（ｃ）はそれぞれトランスミッションゲー
ト１１．１２．１３のオン・オフのタイミングを示した
ものである。第４図に示すタイミングでは比較基準電圧
用トランスミッションゲート１１とノくイアス用トラン
スミッションゲート１３のオフとなる順序が、第３図に
示すタイミングとは逆になっている。

まずバイアス時の各容量の電荷は第３図のタイミングの
場合と同じ＜（６）式で示される。次に比較基準用トラ
ンスミッションゲート１１がオフになった時、結合容量
３１の入力側ｖａ′の電位は、となる。次にバイアス用
トランスミッションゲート１３もオフした状態では、となる。さらに被比較電圧用トランスミッションゲート
１２がオンした状態では、であり、この結果、ｖｂ　−Ｖｂは、となる。（１１）式と比べて式が複雑になっている。

しかもＣ３２の項も含まれておシ、比較回路の特性は入
力電圧に影響される。

第６図および第６図は、従来例および本発明実施例の６
ピツトのム／Ｄ変換回路の非直線性誤差の測定データを
それぞれ示す。従来例である第６図に比べて本発明実施
例装置は、第６図のように数段の特性向上がみられる。

発明の詳細な説明したように本発明はＭＯ８型トランジスタで構成
されたチョッパ型比較回路を用いたム／Ｄ変換器におい
て、比較回路そのものは手を加えずに非直線性誤差を著
しく減少させること力；でき、ム／Ｄ変換器の高精度化
を図ることができ、その工業的価値は大である。

【図面の簡単な説明】

第１図はチョッパ型比較回路の回路図、第２図（ａ）　
、　（ｂ）　、　（Ｃ）はそれぞれ比較基準電圧用トラ
ンスミッションゲート、被比較電圧用トランスミッショ
ンケート−ノくイアス用トランスミッションゲートのオ
ン・オフを示す従来例のタイミング図、第３図（ａ）　
、　（ｂ）　、　（Ｃりはそれぞれ比較基準電圧用トラ
ンスミッションゲート、被比較電圧用トランスミッショ
ンケート、バイアス用トランスミッションゲートのオン
・オフを示す本発明実施例によるタイミング図、第４図
（ａ）　、　（ｂ）　、　（ｃ）はそれぞれ比較基準電
圧用トランスミッションゲート、被比較電圧用トランス
ミッションゲート、バイアス用トランスミッションゲー
トのオン・オフを示す比較のための悪い例のタイミング
図、第６図は従来例のＡ／Ｄ変換回路非直線性誤差のグ
ラフ、第６図は本発明によるＡ／Ｄ変換回路非直線性誤
差のグラフである。１・・・・・比較基準電圧端子、２・・　・被比較電圧
端子、３・・・・・・比較回路出力端子、４，５．６・
・・・・トランスミッションゲート・ゲート端子、１１
・１２．１３・・・・・トランスミッションゲート、２
１・・・・・インバータ、３１・・・・・結合容量、３
２，３３゜３４・・・・トランスミッションゲート・ゲ
ート−ドレイン間容量。代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図　第第２図第３図４図第５図入力室パ第　６　図ＣＬ５Ｂ＋］；４人ズフ１訂、７’Ｅ（ν）

Claims

【特許請求の範囲】

インバータにバイアスを加える第１のスイッチと、比較
基準電圧を取り込む第２のスイッチとの各々の閉じるタ
イミングが、少なくとも前記バイアスを得る第１のスイ
ッチ側を前記比較基準電圧を取り込む第２のスイッチよ
り早くしたことを特徴とする與讐テ４比較回路。