JPS60211558A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS60211558A JPS60211558A JP59067528A JP6752884A JPS60211558A JP S60211558 A JPS60211558 A JP S60211558A JP 59067528 A JP59067528 A JP 59067528A JP 6752884 A JP6752884 A JP 6752884A JP S60211558 A JPS60211558 A JP S60211558A
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- signal
- reception
- data
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は送信側装置と受信側装置との間で並列データを
転送するデータ転送方式に関するものである。
転送するデータ転送方式に関するものである。
（従来技術）
従来から送信側装置と受信側装置との間で並列データを
転送するために （１）送信側装置と受信側装置とがシェイクハンドによ
シ応答確認を行いながらデータ転送を行う。
転送するために （１）送信側装置と受信側装置とがシェイクハンドによ
シ応答確認を行いながらデータ転送を行う。
（２）送信側装置と受信側装置とが同一クロック信号に
てデータ転送を行う。
てデータ転送を行う。
等の方式が行なわれてきた。
（１）については両装置のクロック周波数が全く異なっ
ていても良いことや、両装置間の距離を大きくとれるな
どの利点があるものの、データ転送１回毎に応答確認が
行なわれるために大量のデータ転送時にはこれがオーバ
ヘッドとなシ、データ転送のスルージットが低下すると
言う欠点がある。
ていても良いことや、両装置間の距離を大きくとれるな
どの利点があるものの、データ転送１回毎に応答確認が
行なわれるために大量のデータ転送時にはこれがオーバ
ヘッドとなシ、データ転送のスルージットが低下すると
言う欠点がある。
（２）についてはクロック周波数そのままのバンド幅で
データ転送できるために（１）と比べてデータ転送のス
ルージットが改善されデータ転送を高速にて行えると言
う利点があるものの、両装置間の距離がクロック周波数
によって制限されることや、両装置のクロックを同一と
するために各装置の独立件がなくなシクロツク源を含む
側の装置のｉ’ｉヶ障が両装置全体の故障となると言う
欠点がある。
データ転送できるために（１）と比べてデータ転送のス
ルージットが改善されデータ転送を高速にて行えると言
う利点があるものの、両装置間の距離がクロック周波数
によって制限されることや、両装置のクロックを同一と
するために各装置の独立件がなくなシクロツク源を含む
側の装置のｉ’ｉヶ障が両装置全体の故障となると言う
欠点がある。
（発明の目的）
本発明はこのＪ：うな従来からの問題点を解決するため
になされ／こものであり、その目ｒ自とするところは送
信側装置値と受信側装置との間で並列データ転送が高速
に行えるデータ転送方式を提供することである。
になされ／こものであり、その目ｒ自とするところは送
信側装置値と受信側装置との間で並列データ転送が高速
に行えるデータ転送方式を提供することである。
（発明の構成）
本発明は上記目的を達成するため送信側装置と受信側装
置とはほとんど同周波数であるが各々に独立したクロッ
ク源を有し、送信１１１１は並列データとともにクロッ
クと同期信号を送り、受信側はクロックの位相差を検知
して正しく受信できる位相に受信クロックを調節し、こ
の受信クロックの調節を送信側装置から定期的に送られ
てくる同期信号を受信したときに行い、かつ送信１１０
装置では同期信号の直後のデータを無効とするものであ
シ以下詳細に説明する。
置とはほとんど同周波数であるが各々に独立したクロッ
ク源を有し、送信１１１１は並列データとともにクロッ
クと同期信号を送り、受信側はクロックの位相差を検知
して正しく受信できる位相に受信クロックを調節し、こ
の受信クロックの調節を送信側装置から定期的に送られ
てくる同期信号を受信したときに行い、かつ送信１１０
装置では同期信号の直後のデータを無効とするものであ
シ以下詳細に説明する。
（実施例）
第１図は本発明のデータ転送方式の好適な実施例を説明
するためのブＯ，り図であシ、送信側装置は送信バッフ
ァ（５ＢＵＦ ） １、同期信号発生器（ＳＹＮ ＧＥ
Ｎ ） ２、りｏツク源（ｏｓｃ）３、ドライバ回路４
により構成される。受信側装置は受信バッファ（ＲＢＵ
Ｆ ） ５、Ａバ、ファ（ＡＢＵＦ’ ） ６、ＢΔッ
ファ（ＢＢＵＦ ） ７、レシーバ回路８、位相差検出
回路（ＤＥＴ ） ９、制御部（Ｃ０ＮＴ ） １０、
マルチプレクサ（ＭＰＸ ） １１、クロック源（ＯＳ
Ｃ） １２、制御部（Ｃ０ＮＴ ） 、７ ｓにより構
成される。
するためのブＯ，り図であシ、送信側装置は送信バッフ
ァ（５ＢＵＦ ） １、同期信号発生器（ＳＹＮ ＧＥ
Ｎ ） ２、りｏツク源（ｏｓｃ）３、ドライバ回路４
により構成される。受信側装置は受信バッファ（ＲＢＵ
Ｆ ） ５、Ａバ、ファ（ＡＢＵＦ’ ） ６、ＢΔッ
ファ（ＢＢＵＦ ） ７、レシーバ回路８、位相差検出
回路（ＤＥＴ ） ９、制御部（Ｃ０ＮＴ ） １０、
マルチプレクサ（ＭＰＸ ） １１、クロック源（ＯＳ
Ｃ） １２、制御部（Ｃ０ＮＴ ） 、７ ｓにより構
成される。
送信側において、０８０３は第２図（ａ）にて示される
φ１クロックと第２図（ｂ）にて示されるφ２クロック
とを発生し、このφｌクロックとφ２クロックとは各々
周期がＴｓであり互にＴｓ／２だけ時間的にずれている
。送信データ５ＤＡＴＡはφ１クロックにより５ＢＵＦ
１に順次サンプルされ保持される。同様に５ＳＹＮも
φ１クロックにより５ＢＵＦ １に順次サンプルされ保
持される。このＳ ＳＹＮはＳＹＮ ＧＥＮ ２からφ
１クロックに同期して発生されるが詳細については後述
する。
φ１クロックと第２図（ｂ）にて示されるφ２クロック
とを発生し、このφｌクロックとφ２クロックとは各々
周期がＴｓであり互にＴｓ／２だけ時間的にずれている
。送信データ５ＤＡＴＡはφ１クロックにより５ＢＵＦ
１に順次サンプルされ保持される。同様に５ＳＹＮも
φ１クロックにより５ＢＵＦ １に順次サンプルされ保
持される。このＳ ＳＹＮはＳＹＮ ＧＥＮ ２からφ
１クロックに同期して発生されるが詳細については後述
する。
このようにしてＳ、ｎＵＦＪには第２図（ｃ−）にて示
されるデータが順次ザ／フ０ルされ保持される。第２図
（ｃ）の■のデータはφ１クロックのクロックＣｌによ
シ、■のデータはクロックｃ２にょシまた■のデータは
クロックＣ３により保持される。ここでｔｄは５ＩＩＵ
Ｆ ｌの回路遅延である。図示せぬが５ＳＹＮについて
も同様である。第２図において５ＤＡＴＡがφ１クロッ
クの立」ニシエッノでサンプルされているがこれは単に
便宜上立上りエツジとしただけで５Ｉ３ＵＦ １０回路
に」：っては立下りエツジともなり得る。以降の説明で
はＬｌｉに便宜上の理由によシクロツクに同期して動作
する回路は全てクロックの立上りエツジにより動作する
ものとする。
されるデータが順次ザ／フ０ルされ保持される。第２図
（ｃ）の■のデータはφ１クロックのクロックＣｌによ
シ、■のデータはクロックｃ２にょシまた■のデータは
クロックＣ３により保持される。ここでｔｄは５ＩＩＵ
Ｆ ｌの回路遅延である。図示せぬが５ＳＹＮについて
も同様である。第２図において５ＤＡＴＡがφ１クロッ
クの立」ニシエッノでサンプルされているがこれは単に
便宜上立上りエツジとしただけで５Ｉ３ＵＦ １０回路
に」：っては立下りエツジともなり得る。以降の説明で
はＬｌｉに便宜上の理由によシクロツクに同期して動作
する回路は全てクロックの立上りエツジにより動作する
ものとする。
受信側においてはデータと同期信号はＲＢＵＦ ５に順
次サンプルされ保持される。このＲＢＵＦ ５には送信
側０８Ｃ３のφ２クロ、りがドライバ回路４およびし７
一パ回路８を介して第２図（ｄ）のφ２′クロックとし
て与えられてサンプル９１行なわれている。
次サンプルされ保持される。このＲＢＵＦ ５には送信
側０８Ｃ３のφ２クロ、りがドライバ回路４およびし７
一パ回路８を介して第２図（ｄ）のφ２′クロックとし
て与えられてサンプル９１行なわれている。
受信側の他の回路の動作説明をわかシやすくす（５）
るだめにとこで送信側、受信側が別々のクロック（ただ
しクロック周期はほぼ一致していて受信用クロック周期
はＴＲ）で非同期に動作しているときに生じるデータ転
送上の問題点を第２図を用いて説明する。
しクロック周期はほぼ一致していて受信用クロック周期
はＴＲ）で非同期に動作しているときに生じるデータ転
送上の問題点を第２図を用いて説明する。
第２図においてφ２′クロックは伝送遅延にょシ遅延し
てはいるものの送信側クロックφ２クロック（第２図（
ｂ））とほぼ同期している。しかしＢＢＵＦ５にサンプ
ルされ保持されたデータを受信する受信用クロック１は
送信クロックと非同期であるためデータサンシリングタ
イミングは一定でない。
てはいるものの送信側クロックφ２クロック（第２図（
ｂ））とほぼ同期している。しかしＢＢＵＦ５にサンプ
ルされ保持されたデータを受信する受信用クロック１は
送信クロックと非同期であるためデータサンシリングタ
イミングは一定でない。
従って第２図（ｆ）または第２図（ｈ）のようにφ２′
クロックと受信クロック１がずれた場合、セットアツプ
時間がとれなくなるとかまたはホールドタイムがとれな
くなり正常な読み取シができなくなる。
クロックと受信クロック１がずれた場合、セットアツプ
時間がとれなくなるとかまたはホールドタイムがとれな
くなり正常な読み取シができなくなる。
そこでこのような状態に陥った場合には受信用クロック
１と同一周期でＴ Ｒ／２だけ時間的にずれた受信用ク
ロック２を用いることが考えられる。このように受信用
クロック２を用いることによりサンプリング位置がＲＤ
ＡＴＡのほぼ中央となシ正常な（６） 読み取りが可能となるわけである。このようなととから
本発明においてはφ２′クロックと受信用クロック１と
の位相差を検出し位相差が遅れ、寸たけ進む方向に成る
範囲内（第２図のｔａにて示される）であるならば受信
用クロック１の代りに受信用クロック２を用いてＲｎＡ
ＴＡをサンゾルする。さらに位相差を検出するタイミン
グを送信側のＳＹＮ ＧＥＮ ２から発生ずる。このＳ
ＹＮ ＧＥＮ ２から発生する５ＳＹＮ信号とφ１クロ
、り、５ＤＡＴＡ信号との関係は第３図に示されている
。
１と同一周期でＴ Ｒ／２だけ時間的にずれた受信用ク
ロック２を用いることが考えられる。このように受信用
クロック２を用いることによりサンプリング位置がＲＤ
ＡＴＡのほぼ中央となシ正常な（６） 読み取りが可能となるわけである。このようなととから
本発明においてはφ２′クロックと受信用クロック１と
の位相差を検出し位相差が遅れ、寸たけ進む方向に成る
範囲内（第２図のｔａにて示される）であるならば受信
用クロック１の代りに受信用クロック２を用いてＲｎＡ
ＴＡをサンゾルする。さらに位相差を検出するタイミン
グを送信側のＳＹＮ ＧＥＮ ２から発生ずる。このＳ
ＹＮ ＧＥＮ ２から発生する５ＳＹＮ信号とφ１クロ
、り、５ＤＡＴＡ信号との関係は第３図に示されている
。
第３図に示さｉするように５ＳＹＮ信号は一定周期（Ｎ
クロック）で発生され、５ＳＹＮ信号が高レベルから低
レベルとなった１クロックザイクル間第３図（ｂ）のＸ
印で示される無効データが送出されて受信側での位相差
検出のために使用される。この無効データ送出時期、送
出期間は第３図の例に限定されるものでは々いがデータ
転送の効率を考えると送出期間は短い方が良い。５ＳＹ
Ｎ信号の・ぐルス間隔も大きくして無効データ送出回数
を減らす方が良いが位相の変化幅が大きくなり、位相の
進みまたは遅れを誤って検出するおそれがある。
クロック）で発生され、５ＳＹＮ信号が高レベルから低
レベルとなった１クロックザイクル間第３図（ｂ）のＸ
印で示される無効データが送出されて受信側での位相差
検出のために使用される。この無効データ送出時期、送
出期間は第３図の例に限定されるものでは々いがデータ
転送の効率を考えると送出期間は短い方が良い。５ＳＹ
Ｎ信号の・ぐルス間隔も大きくして無効データ送出回数
を減らす方が良いが位相の変化幅が大きくなり、位相の
進みまたは遅れを誤って検出するおそれがある。
次に第１図の受信側回路の動作説明を第４図〜第６図を
用いて説明する。なお、第４図は受信用クロック１が第
２図（ｆ）の場合であシ、第５図は受信用クロック１が
第２図Ｇ）の場合であり、第６図は第２図には図示しな
いが送信クロックと受信用クロック１との差が規定内の
場合である。
用いて説明する。なお、第４図は受信用クロック１が第
２図（ｆ）の場合であシ、第５図は受信用クロック１が
第２図Ｇ）の場合であり、第６図は第２図には図示しな
いが送信クロックと受信用クロック１との差が規定内の
場合である。
第４図において（ａ）は周期Ｔｓのφ２′クロック、伽
）はＲＴ３ＵＦ’ ５の入力データの５ＤＡＴＡ’信号
、（Ｃ）は同じく５ＳＹＮ’信号、（ｄ）はＲＢＵＦ
５．’ｌＤ出カータのＲＤＡＴＡ信号、（ｅ）は同じ＜
Ｒ８ＹＮ信号、（ｆ）はＡＢＵＦ ６の入力クロック
のφＸクロック、すなわち受信クロック、（ｇ）はＡＢ
ＩＦ６の出力データのＡＤＡＴＡ信号、（ｈ）は同じ（
ＡＳＹＮ信号、（ｉ）はＢＢＵＦ ７の出力データのＢ
ＤＡＴＡ信号、（ｊ）は同じ＜ ＢＳＹＮ信号、←）は
Ｃ０ＮＴ １３の出力のＶａｌｉｄ信号、＜ａはＯ３Ｃ
１２の出力のφＡクロック、←）は同じくφＢクロック
であシφＡクロックとφＢクロックとは同一の周期（Ｔ
Ｒ）を有し、ＴＲ／２だけ時間的にずれている。
）はＲＴ３ＵＦ’ ５の入力データの５ＤＡＴＡ’信号
、（Ｃ）は同じく５ＳＹＮ’信号、（ｄ）はＲＢＵＦ
５．’ｌＤ出カータのＲＤＡＴＡ信号、（ｅ）は同じ＜
Ｒ８ＹＮ信号、（ｆ）はＡＢＵＦ ６の入力クロック
のφＸクロック、すなわち受信クロック、（ｇ）はＡＢ
ＩＦ６の出力データのＡＤＡＴＡ信号、（ｈ）は同じ（
ＡＳＹＮ信号、（ｉ）はＢＢＵＦ ７の出力データのＢ
ＤＡＴＡ信号、（ｊ）は同じ＜ ＢＳＹＮ信号、←）は
Ｃ０ＮＴ １３の出力のＶａｌｉｄ信号、＜ａはＯ３Ｃ
１２の出力のφＡクロック、←）は同じくφＢクロック
であシφＡクロックとφＢクロックとは同一の周期（Ｔ
Ｒ）を有し、ＴＲ／２だけ時間的にずれている。
第４図においてφ２′クロックのクロックＣＩ。
Ｃ２，Ｃ３，Ｃ４によりｒｔＤＡＴＡ信号の■、■、■
。
。
■のデータが各々サンプルされ保持される。才だクロッ
クＣ×によりＸ印の無効データがサンゾルされ保持され
る。同様にＲ８ＹＮ信号がクロックＣ２によシサンプリ
ングされ保持される。ＡＤＡＴＡ信号、ＡＳＹＮ信号に
ついてはφＸクロックによってザンゾリングされ保持さ
れる。このときφＸクロックはＭｐＸ Ｉ Ｊによυφ
ＡクロックまたはφＢクロックのいずれかが選択されて
いるのであるが、第４図では便宜上φＡクロックが選択
されているものとする。ＤＥＴ９はＡＳＹＮ信号がφＸ
クロックの０２クロツクで有意（例えば高レベル）とな
るとφ２′クロックとφＸクロックの有意エツジ（本実
施例では立上り工、ジ）が規定以」二に接近しているか
どうかを調べる。詳細については後述する。第４図はφ
Ｘクロックがφ２′クロックに追い付く形で規定以上接
近している場合であり、このときＤＥＴ ９はＣ０ＮＴ
１０にＦ信号を有意（例えば高レベル）としてその旨
を知らせる。Ｃ０ＮＴ １０はとれによりＡＳＹＮ信号
が有意である期間φＸＣクロックに同期（９） してＭｐＸ １１にＩＮＨ信号およびＰＨＡＳＥ信号を
与える。詳細については後述する。Ｃ０ＮＴ １ｏから
送出される■■倍信号ＤＥＴ ９のＦ信号が有意のとき
φＸクロックのクロックＣ×の抑止を指示する。
クＣ×によりＸ印の無効データがサンゾルされ保持され
る。同様にＲ８ＹＮ信号がクロックＣ２によシサンプリ
ングされ保持される。ＡＤＡＴＡ信号、ＡＳＹＮ信号に
ついてはφＸクロックによってザンゾリングされ保持さ
れる。このときφＸクロックはＭｐＸ Ｉ Ｊによυφ
ＡクロックまたはφＢクロックのいずれかが選択されて
いるのであるが、第４図では便宜上φＡクロックが選択
されているものとする。ＤＥＴ９はＡＳＹＮ信号がφＸ
クロックの０２クロツクで有意（例えば高レベル）とな
るとφ２′クロックとφＸクロックの有意エツジ（本実
施例では立上り工、ジ）が規定以」二に接近しているか
どうかを調べる。詳細については後述する。第４図はφ
Ｘクロックがφ２′クロックに追い付く形で規定以上接
近している場合であり、このときＤＥＴ ９はＣ０ＮＴ
１０にＦ信号を有意（例えば高レベル）としてその旨
を知らせる。Ｃ０ＮＴ １０はとれによりＡＳＹＮ信号
が有意である期間φＸＣクロックに同期（９） してＭｐＸ １１にＩＮＨ信号およびＰＨＡＳＥ信号を
与える。詳細については後述する。Ｃ０ＮＴ １ｏから
送出される■■倍信号ＤＥＴ ９のＦ信号が有意のとき
φＸクロックのクロックＣ×の抑止を指示する。
またＰＴ（ＡＳＥ信号は第４図（ｆ）の時点Ａにおいて
位相切替を指示する。従ってＭＰＸ １１は時点Ａ以降
はφＢクロックを選択してφＸクロックとする。なおφ
Ｘクロックは図示せぬが位相が切り替る時点Ａまではφ
ＸクロックとＴＲ／２だけ位相がずれたφＢクロック、
時点Ａ以降はφＸクロックとＴＲ／２だけ位相がずれた
φＡクロックとなるクロックであｐＭＰＸ、１１から出
力される。これらについての詳細は後述する。ＡＢＵＦ
６のＡＤＡＴＡ信号、ＡＳＹＮ信号がφＸクロックに
よシ第４図（ｇ） 、 （ｈ）の如くサンゾルされ保持
されると、次にφＡクロックによυＢＤＡＴＡ信号、Ｂ
ＳＹＮ信号が第４図（ｉ） 、 （ｊ）の如くサンプル
され保持されて受信データと受信用クロックとの同期が
完了したのであるが、受信データには第２図（ｂ）の如
く■と■のデータとの間に×印の無効データが挿入され
て第４図（ｉ）のＢＤＡＴＡ信号の■デ（１０） −タが２クロック分となっているのでとの■データが１
クロック分だけザンフ０ルされるＪ二うにしなければな
らない。Ｖａｌｉｄ信シ）はこのだめに使用されるもの
でありＣ０ＮＴ Ｊ 、：ＩにてＢＳＹＮ信号を元にＢ
ＳＹＮ信号が有意と在ってから１クロック分経過した後
はＢＳＹＮ信月がひき続き有意である間は、ＢＤＡＴＡ
信号のサンプルを行なわないように第４図（１０のＶａ
１ ｉ ｄ信号をスイッチしている。
位相切替を指示する。従ってＭＰＸ １１は時点Ａ以降
はφＢクロックを選択してφＸクロックとする。なおφ
Ｘクロックは図示せぬが位相が切り替る時点Ａまではφ
ＸクロックとＴＲ／２だけ位相がずれたφＢクロック、
時点Ａ以降はφＸクロックとＴＲ／２だけ位相がずれた
φＡクロックとなるクロックであｐＭＰＸ、１１から出
力される。これらについての詳細は後述する。ＡＢＵＦ
６のＡＤＡＴＡ信号、ＡＳＹＮ信号がφＸクロックに
よシ第４図（ｇ） 、 （ｈ）の如くサンゾルされ保持
されると、次にφＡクロックによυＢＤＡＴＡ信号、Ｂ
ＳＹＮ信号が第４図（ｉ） 、 （ｊ）の如くサンプル
され保持されて受信データと受信用クロックとの同期が
完了したのであるが、受信データには第２図（ｂ）の如
く■と■のデータとの間に×印の無効データが挿入され
て第４図（ｉ）のＢＤＡＴＡ信号の■デ（１０） −タが２クロック分となっているのでとの■データが１
クロック分だけザンフ０ルされるＪ二うにしなければな
らない。Ｖａｌｉｄ信シ）はこのだめに使用されるもの
でありＣ０ＮＴ Ｊ 、：ＩにてＢＳＹＮ信号を元にＢ
ＳＹＮ信号が有意と在ってから１クロック分経過した後
はＢＳＹＮ信月がひき続き有意である間は、ＢＤＡＴＡ
信号のサンプルを行なわないように第４図（１０のＶａ
１ ｉ ｄ信号をスイッチしている。
従って受信側はＶａｌｉｄ信号が有意（例えば高レベル
）のときだげφＡクロックあるいはφＢクロックにてＢ
ＤＡＴＡ信号をサンプルすれば良く、■。
）のときだげφＡクロックあるいはφＢクロックにてＢ
ＤＡＴＡ信号をサンプルすれば良く、■。
■、■と有意々データを連続して受信することができる
。
。
第５図はφ２′クロックがφＸクロックに追い付く形で
規定以上接近している場合であり、このときＤＥＴ ９
はＢ信号を有意とする。これによりＣ０ＮＴ１０はＩＮ
Ｈ信号を有意とせず的ちに時点ＡでＰＨＡＳＥ信号全変
化させ位相を切り替える。その他の説明で第４図と相違
するところはこの場合ＢＤＡＴＡ信号の■と■データと
の間に余分なデータがサンプルされていないので第５図
（ｉ）のＶａ １ ｉ ｄ信号は有意のｉ！まとなって
いる点である。
規定以上接近している場合であり、このときＤＥＴ ９
はＢ信号を有意とする。これによりＣ０ＮＴ１０はＩＮ
Ｈ信号を有意とせず的ちに時点ＡでＰＨＡＳＥ信号全変
化させ位相を切り替える。その他の説明で第４図と相違
するところはこの場合ＢＤＡＴＡ信号の■と■データと
の間に余分なデータがサンプルされていないので第５図
（ｉ）のＶａ １ ｉ ｄ信号は有意のｉ！まとなって
いる点である。
第６図はφＸクロックとφ２′クロックとの位相差が規
定内であシ、このままの状態で受信データが正常に読み
取れる場合であシ、このときＤＥＴ ９はＦ信号、Ｂ信
号のいずれも有意としない。これにより ｃｏ？’ＪＴ
’ １ｏはクロックＣ×を抑止するが、第４図の場合と
相違して時点ＡではＰＨＡＳＥ信号を変化させず位相を
切シ替えない。そしてＶａ ｌ ｉ ｄ信号については
第４図と同様に制御する。
定内であシ、このままの状態で受信データが正常に読み
取れる場合であシ、このときＤＥＴ ９はＦ信号、Ｂ信
号のいずれも有意としない。これにより ｃｏ？’ＪＴ
’ １ｏはクロックＣ×を抑止するが、第４図の場合と
相違して時点ＡではＰＨＡＳＥ信号を変化させず位相を
切シ替えない。そしてＶａ ｌ ｉ ｄ信号については
第４図と同様に制御する。
次に第１図ＤＥＴ ９の動作をさらに詳細に説明するこ
ととする。ただしここで説明することはＤＥＴ９の前述
動作を理解するためのほんの一例で有シ前述動作は他の
方法によっても動作可能であることは言うまでもない。
ととする。ただしここで説明することはＤＥＴ９の前述
動作を理解するためのほんの一例で有シ前述動作は他の
方法によっても動作可能であることは言うまでもない。
第７図はＤＥＴ ９の内部回路を示し、タイミング発生
回路９１は第９図（、）のＡ出力を発生する。この信号
はφ２′クロックの立上シエッジからｔ１時間の間は低
いレベルであシ次の立上シエッジまでは高レベルである
。ＤＬＹ ９２は第９図（ｂ）のＢ出力を発生する。こ
の信じはφＸクロックが１２時間ずれたものである。タ
イミング発生回路９３は第９図（ｆ）のＣ出力を発生す
る。この信号はφ２′クロックの立上シエッノからｔ３
時間の間は高レベルであシ次の立上りエツジまでは低レ
ベルである。
回路９１は第９図（、）のＡ出力を発生する。この信号
はφ２′クロックの立上シエッジからｔ１時間の間は低
いレベルであシ次の立上シエッジまでは高レベルである
。ＤＬＹ ９２は第９図（ｂ）のＢ出力を発生する。こ
の信じはφＸクロックが１２時間ずれたものである。タ
イミング発生回路９３は第９図（ｆ）のＣ出力を発生す
る。この信号はφ２′クロックの立上シエッノからｔ３
時間の間は高レベルであシ次の立上りエツジまでは低レ
ベルである。
ＤＬＹ ９４は第９図（ｃ）のＤ出力を発生する。この
信号はφＸクロックがｔ４時間ずれたものである。
信号はφＸクロックがｔ４時間ずれたものである。
上記において時間ｔ２．ｔ４はφ２′クロックとφＸク
ロックとの位相差の限度を規定するものである。第９図
はφＸクロックのクロックＣ１からφ２′クロックのク
ロックＣ２までの時間が規定のｔ２時間を越えている場
合、すなわちφＸクロックがφ２′クロックに追い利く
形で規定以上に接近している場合であり、Ａ出力が高レ
ベルの範囲内にＢ出力の立」ニジが生じている。従って
この状態でＡｓＹＮ信号が高レベルとなると７リツプフ
ロツノ（Ｆ−Ｆ）回路９５の出力のＦ信号は第９図（０
の如く高レベルとなシこれはＡＳＹＮ信号が低レベルと
なり ＦＦ ９５が強制的にリセットされるまで高レベ
ルのまま保持される。一方Ｃ出力が高レベルの範囲（１
３） 内にＤ出力の立上シが生じていないのでＦＦ ９６のＢ
信号（第９図（ｉ））は低レベルのままである。またこ
の第９図は前述第４図の状態に相当するものである。
ロックとの位相差の限度を規定するものである。第９図
はφＸクロックのクロックＣ１からφ２′クロックのク
ロックＣ２までの時間が規定のｔ２時間を越えている場
合、すなわちφＸクロックがφ２′クロックに追い利く
形で規定以上に接近している場合であり、Ａ出力が高レ
ベルの範囲内にＢ出力の立」ニジが生じている。従って
この状態でＡｓＹＮ信号が高レベルとなると７リツプフ
ロツノ（Ｆ−Ｆ）回路９５の出力のＦ信号は第９図（０
の如く高レベルとなシこれはＡＳＹＮ信号が低レベルと
なり ＦＦ ９５が強制的にリセットされるまで高レベ
ルのまま保持される。一方Ｃ出力が高レベルの範囲（１
３） 内にＤ出力の立上シが生じていないのでＦＦ ９６のＢ
信号（第９図（ｉ））は低レベルのままである。またこ
の第９図は前述第４図の状態に相当するものである。
第１０図は前述第５図の状態に相当しφ２′クロックが
φＸクロックに追い付く形で規定以上接近した場合であ
シ、Ｆ信号、Ｂ信号は第１０図（ｈ）。
φＸクロックに追い付く形で規定以上接近した場合であ
シ、Ｆ信号、Ｂ信号は第１０図（ｈ）。
（ｉ）の如くなる。
第１１図は前述第６図の状態に相当し、φＸクロックと
φＺ′クロックとの位相差が規定内の場合であり、Ｆ信
号、Ｂ信号は第１１図（ｈ）の如くなる。
φＺ′クロックとの位相差が規定内の場合であり、Ｆ信
号、Ｂ信号は第１１図（ｈ）の如くなる。
第８図は第１図のＣ０ＮＴ １０の詳細を示す回路図で
あ、！１ｌｌＦ信号、Ｂ信号のいずれかが高レベルとな
れば２人カオア回路１０１を介して高レベル信号が位相
切替回路１０２に入力され、Ｆ信号またはＢ信号が高レ
ベルとなってからのφＸＣＸロンクの１番目のクロック
によってのみ第９図（ｋ）、第１０図００の如（ＰＨＡ
ＳＥ信号の切シ替えが行なわれる。第１１図においては
Ｆ信号、Ｂ信号が共に低レベルのままであるのでＰＨＡ
ＳＥ信号の切シ替えは（１４） 行なわれない。一方微分回路１０３はＡＳＹＮ信号の有
意状態を１クロツク力だけ前微分［７てφＸＣクロック
の１クロック分だけ低レベルとする。微分回路１０３の
出力とＢ信号は２人カオア回路１０４に入力されて第９
図（１、第１０図（ｊ）、第１１図（＋）の如（ＩＮＩ
（信号のｊ′Ｊ）す替えが制御される。
あ、！１ｌｌＦ信号、Ｂ信号のいずれかが高レベルとな
れば２人カオア回路１０１を介して高レベル信号が位相
切替回路１０２に入力され、Ｆ信号またはＢ信号が高レ
ベルとなってからのφＸＣＸロンクの１番目のクロック
によってのみ第９図（ｋ）、第１０図００の如（ＰＨＡ
ＳＥ信号の切シ替えが行なわれる。第１１図においては
Ｆ信号、Ｂ信号が共に低レベルのままであるのでＰＨＡ
ＳＥ信号の切シ替えは（１４） 行なわれない。一方微分回路１０３はＡＳＹＮ信号の有
意状態を１クロツク力だけ前微分［７てφＸＣクロック
の１クロック分だけ低レベルとする。微分回路１０３の
出力とＢ信号は２人カオア回路１０４に入力されて第９
図（１、第１０図（ｊ）、第１１図（＋）の如（ＩＮＩ
（信号のｊ′Ｊ）す替えが制御される。
ＭＰＸ １１はこの■ＮＴＩ信号が有意（低レベル）の
ときはクロックパルス信号を抑止し、Ｐｌ（ＡＳＥ信号
によシφＡクロック、φＢクロックを選択出力するもの
である。
ときはクロックパルス信号を抑止し、Ｐｌ（ＡＳＥ信号
によシφＡクロック、φＢクロックを選択出力するもの
である。
第９図〜第１１図においてφＸクロックとφＺ′クロッ
クとが規定ｊす上に接近（第９図、第１０図）した場合
にはＦ信号丑たはＢ信号が有意となシ位相切替が行なわ
れるように時間ｔ１〜ｔ４ｆ設定することが望ましい。
クとが規定ｊす上に接近（第９図、第１０図）した場合
にはＦ信号丑たはＢ信号が有意となシ位相切替が行なわ
れるように時間ｔ１〜ｔ４ｆ設定することが望ましい。
このときＦ信号、Ｂ信号が同時に有意となると第８図か
らＰＨＡＳＥ信号は切シ替るがＩＮＨ信号は有意となら
ず第１０図と同様の動作を行う。
らＰＨＡＳＥ信号は切シ替るがＩＮＨ信号は有意となら
ず第１０図と同様の動作を行う。
次に同期信号送出周期Ｎ（第３図参照）と位相差検出帯
の幅との関係を考察する。第１２図はφ２′２′クロツ
クＴ８がφＸクロック周期ＴＲ，１： りもわずかに大
きくて（ＴＳ＞ＴＲ）φＸクロックがφ２′クロックに
追い付く形で接近する場合であシ前述第４図の場合に相
当するものである。第１３図はφＸクロック周期ＴＲが
φ２′２′クロツクＴ８よシもわずかに大きくて（ＴＲ
＞Ｔ８）φＺ′クロックがφＸクロックが追い付く形で
接近する場合であり前述第５図の場合に相当するもので
ある。第１２図、第１３図からもわかるように両クロッ
ク位相差ｔ１ ＋ｔ２ ＋ｔ３ ＋ｊ４ ＋ｊ５はｌＴ
Ｒ−Ｔ８１づつ減少していくが、周期信号が送出されて
から次の周期信号が送出されるまでは両クロック間の゛
位相関係が逆転してはいけないととからＩＴＲ−Ｔ８１
×Ｎ≦ＴＲＡ の関係が成り立つ必要がある。ここで右辺のＴＲ／Ｍは
位相差検出帯の幅であシ受信側クロック周期ＴＲの１／
／Ｍとして表わしである。
の幅との関係を考察する。第１２図はφ２′２′クロツ
クＴ８がφＸクロック周期ＴＲ，１： りもわずかに大
きくて（ＴＳ＞ＴＲ）φＸクロックがφ２′クロックに
追い付く形で接近する場合であシ前述第４図の場合に相
当するものである。第１３図はφＸクロック周期ＴＲが
φ２′２′クロツクＴ８よシもわずかに大きくて（ＴＲ
＞Ｔ８）φＺ′クロックがφＸクロックが追い付く形で
接近する場合であり前述第５図の場合に相当するもので
ある。第１２図、第１３図からもわかるように両クロッ
ク位相差ｔ１ ＋ｔ２ ＋ｔ３ ＋ｊ４ ＋ｊ５はｌＴ
Ｒ−Ｔ８１づつ減少していくが、周期信号が送出されて
から次の周期信号が送出されるまでは両クロック間の゛
位相関係が逆転してはいけないととからＩＴＲ−Ｔ８１
×Ｎ≦ＴＲＡ の関係が成り立つ必要がある。ここで右辺のＴＲ／Ｍは
位相差検出帯の幅であシ受信側クロック周期ＴＲの１／
／Ｍとして表わしである。
水晶振動子では周波数精度は容易に１０−４程度が得ら
れるので ＩＴＲ−Ｔ８１≦ＴＲＸ２Ｘ１０−’ これより Ｎ≦ｌ／（ＭＸ２Ｘ１０ ’）Ｍを８とすれ
ば Ｎ≦６２５ Ｎ ＝ ６２５のときデータ転送速度は、同期信号直後
の無効データの影響でクロック周波数その捷まのバンド
幅よ、Ｄ １／６２５ 、即ち０．１６％低下する。
れるので ＩＴＲ−Ｔ８１≦ＴＲＸ２Ｘ１０−’ これより Ｎ≦ｌ／（ＭＸ２Ｘ１０ ’）Ｍを８とすれ
ば Ｎ≦６２５ Ｎ ＝ ６２５のときデータ転送速度は、同期信号直後
の無効データの影響でクロック周波数その捷まのバンド
幅よ、Ｄ １／６２５ 、即ち０．１６％低下する。
即ち、本実施例ではり「１ツク周波数そｏｔｔのバンド
幅の９９８４％のデータ転送速度が得られる。
幅の９９８４％のデータ転送速度が得られる。
（発明の効果）
本発明は以上詳細に説明したように送信側装置と受信側
装置とはほとんど同周波数であるが各々独立したクロッ
ク源を有し、送信側は並列データとともにクロックと同
期信号直後り、受信側はクロックの位相差を検知して正
しく受信できる位相に受信クロックを調製し、この受信
クロックの調節を送信側装置から定期的に送られてくる
同期信号を受信したときに行い、かつ送信側装置では同
期信号の直後のデータを無効とするものであシ、はぼク
ロック周波数その１まのバンド幅でデータ抜けのないデ
ータ転送が行える利点がある。
装置とはほとんど同周波数であるが各々独立したクロッ
ク源を有し、送信側は並列データとともにクロックと同
期信号直後り、受信側はクロックの位相差を検知して正
しく受信できる位相に受信クロックを調製し、この受信
クロックの調節を送信側装置から定期的に送られてくる
同期信号を受信したときに行い、かつ送信側装置では同
期信号の直後のデータを無効とするものであシ、はぼク
ロック周波数その１まのバンド幅でデータ抜けのないデ
ータ転送が行える利点がある。
（１７）
さらに送信側でデータ（及び同期信号）と送信クロック
の位相を適切に設定できるため、信号波形の歪みのみが
問題となり、伝搬遅延の影響が出ないため、両装置間の
距離も比較的大きくとれる利点がある。
の位相を適切に設定できるため、信号波形の歪みのみが
問題となり、伝搬遅延の影響が出ないため、両装置間の
距離も比較的大きくとれる利点がある。
第１図は本発明の好適な実施例における送信側装置およ
び受信側装置の概略ブロック図、第２図〜第６図および
第９図〜第１３図は第１図の動作を説明するためのタイ
ムチャート図、第７図は第１図の位相差検出回路９の概
略プロ、り図、第８図は第１図の制御部１０の概略プロ
、り図である。 ２：同期信号発生器、３：クロック源、９；位相差検出
回路、１０．１３：制御部、１１：マルチプレクサ、１
２：クロック源。 特許出願人 沖電気工業株式会社 （１８）
び受信側装置の概略ブロック図、第２図〜第６図および
第９図〜第１３図は第１図の動作を説明するためのタイ
ムチャート図、第７図は第１図の位相差検出回路９の概
略プロ、り図、第８図は第１図の制御部１０の概略プロ
、り図である。 ２：同期信号発生器、３：クロック源、９；位相差検出
回路、１０．１３：制御部、１１：マルチプレクサ、１
２：クロック源。 特許出願人 沖電気工業株式会社 （１８）
Claims (1)
- 【特許請求の範囲】 送信側装置と受信側装置との間で並列データを転送する
データ転送方式において、 送信側装置と受信側装置とはほとんど同周波数であるが
各々に独立したクロック源を有し、送信側装置は同期信
号の直後に無効データを挿入した並列データとともにク
ロックと同期信号を送シ、受信側装置は送信側装置から
定期的に送られてくる同期信号を受信したときに送信ク
ロックと受信クロックとの位相差を検知して正しく受信
できる位相に受信クロックを調節して並列データを転送
することを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067528A JPS60211558A (ja) | 1984-04-06 | 1984-04-06 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067528A JPS60211558A (ja) | 1984-04-06 | 1984-04-06 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60211558A true JPS60211558A (ja) | 1985-10-23 |
| JPH0250665B2 JPH0250665B2 (ja) | 1990-11-05 |
Family
ID=13347565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59067528A Granted JPS60211558A (ja) | 1984-04-06 | 1984-04-06 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211558A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0784946A (ja) * | 1993-09-20 | 1995-03-31 | Hitachi Ltd | データ転送方式 |
| US5630112A (en) * | 1991-06-19 | 1997-05-13 | Kabushiki Kaisha Toshiba | System using timing information contained in data read from reproduction unit controlled by first oscillator to vary frequency of independent system clock signal |
| WO2004046943A1 (ja) * | 2002-11-19 | 2004-06-03 | Fujitsu Limited | 信号処理回路 |
| WO2015132866A1 (ja) * | 2014-03-04 | 2015-09-11 | 三菱電機株式会社 | 同期機能付き装置及び通信システム及び同期方法 |
-
1984
- 1984-04-06 JP JP59067528A patent/JPS60211558A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5630112A (en) * | 1991-06-19 | 1997-05-13 | Kabushiki Kaisha Toshiba | System using timing information contained in data read from reproduction unit controlled by first oscillator to vary frequency of independent system clock signal |
| JPH0784946A (ja) * | 1993-09-20 | 1995-03-31 | Hitachi Ltd | データ転送方式 |
| WO2004046943A1 (ja) * | 2002-11-19 | 2004-06-03 | Fujitsu Limited | 信号処理回路 |
| WO2015132866A1 (ja) * | 2014-03-04 | 2015-09-11 | 三菱電機株式会社 | 同期機能付き装置及び通信システム及び同期方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250665B2 (ja) | 1990-11-05 |
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