JPS60211689A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60211689A JPS60211689A JP59067221A JP6722184A JPS60211689A JP S60211689 A JPS60211689 A JP S60211689A JP 59067221 A JP59067221 A JP 59067221A JP 6722184 A JP6722184 A JP 6722184A JP S60211689 A JPS60211689 A JP S60211689A
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- G11—INFORMATION STORAGE
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、１トランジスタ１キヤパシタ型のメモリセル
を備えそのキャパシタの対向電極を電源電圧と接地電位
の中間電位とするグイナミソク型半導体記憶装置に関す
る。
を備えそのキャパシタの対向電極を電源電圧と接地電位
の中間電位とするグイナミソク型半導体記憶装置に関す
る。
従来技術と問題点
グイナミソク型半導体記憶装置のメモリセルは一般に１
トランジスタ１キヤパシタ型であり、該キャパシタは半
導体基板表面の絶縁膜を誘電体、該絶縁膜上のメタルま
たは多結晶シリコンを一方の電極、その下部の半導体基
板を他方の電極としてするＭＯＳ型として構成され、特
に該一方の電極（対向電極という）に電源電圧＋Ｖｃｃ
を加えてその下部のｐ型半導体基板をｎ反転させこれを
他方の電極とするものが広く用いられる。また対向電極
に加える電圧はＶｃｃでなくてもよく、基板にｎ型不純
物を拡散させてｎ型化すれば対向電極電位は電源電圧Ｖ
ｃｃと接地電位０ボルトの中間電位でも或いは接地電位
そのものでもよい。
トランジスタ１キヤパシタ型であり、該キャパシタは半
導体基板表面の絶縁膜を誘電体、該絶縁膜上のメタルま
たは多結晶シリコンを一方の電極、その下部の半導体基
板を他方の電極としてするＭＯＳ型として構成され、特
に該一方の電極（対向電極という）に電源電圧＋Ｖｃｃ
を加えてその下部のｐ型半導体基板をｎ反転させこれを
他方の電極とするものが広く用いられる。また対向電極
に加える電圧はＶｃｃでなくてもよく、基板にｎ型不純
物を拡散させてｎ型化すれば対向電極電位は電源電圧Ｖ
ｃｃと接地電位０ボルトの中間電位でも或いは接地電位
そのものでもよい。
メモリは益々大容量化され、つれてメモリセルは益々小
型化される傾向にある。小型化には各部均等縮尺が必要
であり、つれて絶縁膜なども薄くする必要があり、耐圧
の点で問題がでてくる。ｆｆ１Ｊちキャパシタの対向電
極にＶｃｃを加え、他方の電極つまり半導体基板にＶｃ
ｃで電荷を蓄え又は蓄えない（データ“１”、“０”を
記憶させる）と、該他方の電極の電位はＶｃｃ又はＶｓ
ｓ（Ｏボルト）であるから、キャパシタの絶縁膜には最
高でＶｃｃが加わる。これは、膜厚が薄いと強い電界を
生じ、絶縁膜は絶縁破壊する恐れがある。そこで対向電
極には中間電位例えばＶ ｃｃ／ ２を加えることが考
えられている。これなら、他方の電極がＶ ｃｃ、Ｖ
ｓｓのいずれでも対向電極との電位差はＶ ｃｃ／ ２
で、上記の半分になり、絶縁破壊の問題は大幅に軽減さ
れる。か−るダイナミックメモリの要部を第１図に示す
。
型化される傾向にある。小型化には各部均等縮尺が必要
であり、つれて絶縁膜なども薄くする必要があり、耐圧
の点で問題がでてくる。ｆｆ１Ｊちキャパシタの対向電
極にＶｃｃを加え、他方の電極つまり半導体基板にＶｃ
ｃで電荷を蓄え又は蓄えない（データ“１”、“０”を
記憶させる）と、該他方の電極の電位はＶｃｃ又はＶｓ
ｓ（Ｏボルト）であるから、キャパシタの絶縁膜には最
高でＶｃｃが加わる。これは、膜厚が薄いと強い電界を
生じ、絶縁膜は絶縁破壊する恐れがある。そこで対向電
極には中間電位例えばＶ ｃｃ／ ２を加えることが考
えられている。これなら、他方の電極がＶ ｃｃ、Ｖ
ｓｓのいずれでも対向電極との電位差はＶ ｃｃ／ ２
で、上記の半分になり、絶縁破壊の問題は大幅に軽減さ
れる。か−るダイナミックメモリの要部を第１図に示す
。
第１図で、ＷＬはワード線、ＢＬ、ＢＬはヒツト線対、
ＳＡはセンスアンプ、ＭＣはＭＣ３）ランジスタＱ＋お
よびキャパシタＣＩからなるメモリセルである。分圧回
路ＶＤは抵抗値の等しい２つの抵抗Ｒ１，Ｒ２をＶｃｃ
とＶｓｓ間に直列に接続してなり、この中間接続点がセ
ル対向電極ＯＰに接続される。対向電極ＯＰは多数のメ
モリセルに共通であり、図ではワード線と同様な配線の
形で示している。Ｅは他方の電極であり、これは１ヘラ
ンジスクＱ１のソースと一体化されることもある。
ＳＡはセンスアンプ、ＭＣはＭＣ３）ランジスタＱ＋お
よびキャパシタＣＩからなるメモリセルである。分圧回
路ＶＤは抵抗値の等しい２つの抵抗Ｒ１，Ｒ２をＶｃｃ
とＶｓｓ間に直列に接続してなり、この中間接続点がセ
ル対向電極ＯＰに接続される。対向電極ＯＰは多数のメ
モリセルに共通であり、図ではワード線と同様な配線の
形で示している。Ｅは他方の電極であり、これは１ヘラ
ンジスクＱ１のソースと一体化されることもある。
この他方の電極ＥとトランジスタＱのソースとの接続部
をノードＮ１で示す。
をノードＮ１で示す。
ところで対向電極ＯＰは大面積であり、ビット線ＢＬ、
ＢＬなどと交叉してそれらとの間に大きなＲ，遊容量Ｃ
ｐ１ 、Ｃｐ２等を持つ結果、それらの信号線の電位変
化に伴い容量結合によって電位変動を生しる。そこで対
向電極ＯＰの電位を當に正しく Ｖ ｃｃ／ ２に保つ
にはこれらの浮遊容量と分圧回路ＶＤ内の抵抗との時定
数が問題となる。勿論、この時定数は小さいほど良い。
ＢＬなどと交叉してそれらとの間に大きなＲ，遊容量Ｃ
ｐ１ 、Ｃｐ２等を持つ結果、それらの信号線の電位変
化に伴い容量結合によって電位変動を生しる。そこで対
向電極ＯＰの電位を當に正しく Ｖ ｃｃ／ ２に保つ
にはこれらの浮遊容量と分圧回路ＶＤ内の抵抗との時定
数が問題となる。勿論、この時定数は小さいほど良い。
しかし、抵抗Ｒ１，Ｒ２に流れる電流はメモリチップに
電源が投入されている限り流れる電流であるから、Ｒ＋
。
電源が投入されている限り流れる電流であるから、Ｒ＋
。
Ｒ２を小さくすると常時消費電力が増大する。従って抵
抗Ｒ１，Ｒ２は高抵抗にして消費電力の増大を避けねば
ならない。しかし抵抗Ｒ１，Ｒ２の値が大きく、対向電
極ＯＰの充放電が即座にはできない状態であると、前記
寄生容量によるビン１−線等との結合で対向電極電位は
変動する。この変動の詳細は可成り複雑であるが、掘込
すれば次の如くである。即ち、メモリは、センスアンプ
ＳＡが動作してピノ１−線ＢＬ、ＢＬの一方をＨ（ハイ
）レベルまたはＶｃｃ、他方をＬ（ロー）レベル即ぢＶ
ｓｓにしたアクティブな状態と、センスアンプＳＡは動
作せずビット線ＢＬ、ＢＬがＨレベルＶｃｃにチャージ
されたスタンバイ状態をとるが、上記分圧回路による充
放電を時定数大成に無視すると、対向電極ＯＰは前者つ
まりアクティブのときは後者スタンバイのときよりも寄
生容Ｍｌ Ｃｐ ｌ又はＣｐ；の一方での容量結合によ
る変動分だけ低い電位をとる。
抗Ｒ１，Ｒ２は高抵抗にして消費電力の増大を避けねば
ならない。しかし抵抗Ｒ１，Ｒ２の値が大きく、対向電
極ＯＰの充放電が即座にはできない状態であると、前記
寄生容量によるビン１−線等との結合で対向電極電位は
変動する。この変動の詳細は可成り複雑であるが、掘込
すれば次の如くである。即ち、メモリは、センスアンプ
ＳＡが動作してピノ１−線ＢＬ、ＢＬの一方をＨ（ハイ
）レベルまたはＶｃｃ、他方をＬ（ロー）レベル即ぢＶ
ｓｓにしたアクティブな状態と、センスアンプＳＡは動
作せずビット線ＢＬ、ＢＬがＨレベルＶｃｃにチャージ
されたスタンバイ状態をとるが、上記分圧回路による充
放電を時定数大成に無視すると、対向電極ＯＰは前者つ
まりアクティブのときは後者スタンバイのときよりも寄
生容Ｍｌ Ｃｐ ｌ又はＣｐ；の一方での容量結合によ
る変動分だけ低い電位をとる。
アクティブ、スタンバイが繰り返されると対向電極電位
は上記２値の間を変動するが、実際にはこれに寄生容量
の充放電による影響が加わる。即ちＯＰ ＝ Ｖ ｃｃ
／ ２ならＣｐ２にはＯＰ側を＋、ＢＬ側を−とする極
性で電荷が充電され該極性の電圧Ｖ ｃｃ／ ２をｂつ
。この状態でＢＬ＝ＶｃｃにするとＣｐ２の電圧により
ＯＰは突き上げられ、同時に寄生容量Ｃｐ＋ 、ＣＩ）
２では電荷の充放電が行なわれる。突き上げられたＯＰ
の電位をＴ＋ΔｖＨとすると、Ｃｐ＋ 、ＯＰ２の電圧
はＴ−ΔＶＨ，Ｃｐ２の充電電荷の極性は前と逆になる
。
は上記２値の間を変動するが、実際にはこれに寄生容量
の充放電による影響が加わる。即ちＯＰ ＝ Ｖ ｃｃ
／ ２ならＣｐ２にはＯＰ側を＋、ＢＬ側を−とする極
性で電荷が充電され該極性の電圧Ｖ ｃｃ／ ２をｂつ
。この状態でＢＬ＝ＶｃｃにするとＣｐ２の電圧により
ＯＰは突き上げられ、同時に寄生容量Ｃｐ＋ 、ＣＩ）
２では電荷の充放電が行なわれる。突き上げられたＯＰ
の電位をＴ＋ΔｖＨとすると、Ｃｐ＋ 、ＯＰ２の電圧
はＴ−ΔＶＨ，Ｃｐ２の充電電荷の極性は前と逆になる
。
この状態でＢＬが再びＶｓｓになると、ＯＰはＣｐ２に
より押し下げられ、同時に寄生容量Ｃｐ＋ 、Ｃｐ２の
充放電が行なわれる。この押し下げられたＯＰ性は最初
の状態に戻る。スタンバイ期間とアクティブ期間か同し
長さの場合はΔ■ＨはΔｖＬに等しい。
より押し下げられ、同時に寄生容量Ｃｐ＋ 、Ｃｐ２の
充放電が行なわれる。この押し下げられたＯＰ性は最初
の状態に戻る。スタンバイ期間とアクティブ期間か同し
長さの場合はΔ■ＨはΔｖＬに等しい。
イブ、スタンバイが短時間で繰り返されている場合であ
って、アクティブ期間またはスタンバイ期間が長くなる
と、ＯＰは分圧回路ＶＤによりＶｃｃ／２を与えられる
のでこのＶｃｃ／２へ落らイ］りことになる。Ｖ ｃｃ
／ ２へ落ち付いた状態で、例えば今までスタンバイで
あったものがアクティブになり、ＢＬ−肥 ＢＬ＝Ｌに
なると、ＣＩ）２による押し下げが生じ、ＯＰの電位は
、−（ΔｖＬ＋ΔＶＨ）にもなる。なお前記説明ではこ
れは□２ 一ΔＶＬとしたが、それは前の状態か〒＋八へＨにあっ
たからであり、変動幅は同しＡｖＬ＋ΔＶＨである。今
までアクティブであったものがスタンバイに変ったとき
も同様で、この場合は□＋ΔＶＨ→−Δ■５へ突き上げ
られる。
って、アクティブ期間またはスタンバイ期間が長くなる
と、ＯＰは分圧回路ＶＤによりＶｃｃ／２を与えられる
のでこのＶｃｃ／２へ落らイ］りことになる。Ｖ ｃｃ
／ ２へ落ち付いた状態で、例えば今までスタンバイで
あったものがアクティブになり、ＢＬ−肥 ＢＬ＝Ｌに
なると、ＣＩ）２による押し下げが生じ、ＯＰの電位は
、−（ΔｖＬ＋ΔＶＨ）にもなる。なお前記説明ではこ
れは□２ 一ΔＶＬとしたが、それは前の状態か〒＋八へＨにあっ
たからであり、変動幅は同しＡｖＬ＋ΔＶＨである。今
までアクティブであったものがスタンバイに変ったとき
も同様で、この場合は□＋ΔＶＨ→−Δ■５へ突き上げ
られる。
このようなＯＰの電位の変動は、アクティブ期間とスク
ンハイ期間との比率が比較的長時間にわたって変化した
場合にも同様に生しる。前述のように対向電極に中間電
位Ｖ ｃｃ／ ２を与えるのは絶縁膜の絶縁劣化を防く
ためであるか、その対向電極の電位が上記のように大幅
に変ってしまうのでは中間電位採用のりＪ果が減殺され
てしまう。また対向電極ＯＰの電位は他方の電極Ｅ、従
ってノートＮ１の電位に影響し、ＯＰの電位が大きく下
るとＩ’Ｊ＋の電位も大きく下ってセンスアンプＳＡが
誤動作し、データ“１”記憶状態もデータ“′０”記憶
状態と誤判定される恐れがある。
ンハイ期間との比率が比較的長時間にわたって変化した
場合にも同様に生しる。前述のように対向電極に中間電
位Ｖ ｃｃ／ ２を与えるのは絶縁膜の絶縁劣化を防く
ためであるか、その対向電極の電位が上記のように大幅
に変ってしまうのでは中間電位採用のりＪ果が減殺され
てしまう。また対向電極ＯＰの電位は他方の電極Ｅ、従
ってノートＮ１の電位に影響し、ＯＰの電位が大きく下
るとＩ’Ｊ＋の電位も大きく下ってセンスアンプＳＡが
誤動作し、データ“１”記憶状態もデータ“′０”記憶
状態と誤判定される恐れがある。
そこで本発明者は分圧回路ＶＤの出力をアクティブ時と
スタンバイ時で切換えることを考え、これを先に提案し
た（特願昭５７−２１１１４６号）。
スタンバイ時で切換えることを考え、これを先に提案し
た（特願昭５７−２１１１４６号）。
第１図の抵抗Ｒ３，ＭＯＳ）ランジスタＱ２がこれで、
クロックφＡによりトランジスタＱ２をオンオフするこ
とにより分圧回路の出力レベルをＨ。
クロックφＡによりトランジスタＱ２をオンオフするこ
とにより分圧回路の出力レベルをＨ。
Ｌに変える。即ちクロックφＡはアクティブ時にＨ１ス
タンバイ時にＬとすると、アクティブ時にはトランジス
タＱ２がオンになって抵抗Ｒ２に抵抗Ｒ３を並列接続し
、分圧回路の出力を下げ、スタンバイ時にはトランジス
タＱ２をオフにして抵抗Ｒ３を切り離し、分圧回路の出
力を上げる。ＯＰの平均電位をＶｃｃ／２とするにはＲ
１，Ｒ２の抵抗値は異ならせる。つまり分圧回路ＶＤの
Ｉ］レベル出力は前記の□十ΔＶＨ，Ｌレベル出力はｃ
ｃ Ｔ〜Δ■、に選ふと、アクティブ期間及びスクンハイ期
間が長くなっても、対向電極電位の落ち付永先と分圧回
路の出力レベルが同しであるから変化がなく、アクティ
ブ、スタンバイの再開で対向電極電位が大きく変動する
ことがない。
タンバイ時にＬとすると、アクティブ時にはトランジス
タＱ２がオンになって抵抗Ｒ２に抵抗Ｒ３を並列接続し
、分圧回路の出力を下げ、スタンバイ時にはトランジス
タＱ２をオフにして抵抗Ｒ３を切り離し、分圧回路の出
力を上げる。ＯＰの平均電位をＶｃｃ／２とするにはＲ
１，Ｒ２の抵抗値は異ならせる。つまり分圧回路ＶＤの
Ｉ］レベル出力は前記の□十ΔＶＨ，Ｌレベル出力はｃ
ｃ Ｔ〜Δ■、に選ふと、アクティブ期間及びスクンハイ期
間が長くなっても、対向電極電位の落ち付永先と分圧回
路の出力レベルが同しであるから変化がなく、アクティ
ブ、スタンバイの再開で対向電極電位が大きく変動する
ことがない。
しかしながらこの既提案回路にも欠点がある。
即ち、前述のように消費電力を少なくするため、抵抗Ｒ
１，Ｒ２ば高抵抗であり、つれて抵抗Ｒ３も高抵抗であ
るが、高抵抗であると寄生容量などと大きな時定数を作
ってしまう。特に抵抗Ｒ３の挿脱のためＭＯＳ）ランジ
スタＱ２を用いると、これは大きなソース、ドレイン容
量を持っており、このためトランジスタＱ２をオフにし
ても直ちにはノートＮ２の電位が上らず、抵抗Ｒ３が接
続されているのと同し状態になってしまう。第２図はこ
れを説明する図で、曲線Ｎ２はノードＮ２の電位変化を
示す。同様に曲線φΔはクロックψＡ、曲線ＯＰは対向
電極ＯＰの電位変化を示す。ＲＡ■はローアドレススト
ローブ信号で、外部より与えられ、Ｌレベルでメモリチ
ップのセンスアンプＳＡはアクティブ、Ｈレベルでスタ
ンバイになる。
１，Ｒ２ば高抵抗であり、つれて抵抗Ｒ３も高抵抗であ
るが、高抵抗であると寄生容量などと大きな時定数を作
ってしまう。特に抵抗Ｒ３の挿脱のためＭＯＳ）ランジ
スタＱ２を用いると、これは大きなソース、ドレイン容
量を持っており、このためトランジスタＱ２をオフにし
ても直ちにはノートＮ２の電位が上らず、抵抗Ｒ３が接
続されているのと同し状態になってしまう。第２図はこ
れを説明する図で、曲線Ｎ２はノードＮ２の電位変化を
示す。同様に曲線φΔはクロックψＡ、曲線ＯＰは対向
電極ＯＰの電位変化を示す。ＲＡ■はローアドレススト
ローブ信号で、外部より与えられ、Ｌレベルでメモリチ
ップのセンスアンプＳＡはアクティブ、Ｈレベルでスタ
ンバイになる。
前述のようにアクティブになるとビット線ＢＬ。
ＢＬは電力がＨ１他方がＬになり、対向電極ＯＰの電位
は下り、スタンバイになるとビット線ＢＬ。
は下り、スタンバイになるとビット線ＢＬ。
ＢＬは共にＨになり対向電極の電位が上る。この対向電
極ＯＰの電位変化に合わせてクロックφＡをＨ，Ｌにし
、分圧回路ＶＤの出力レベルを変える。即ちアクティブ
でφＡをＩ］にしてトランジスタＱ２をオンにし、ノー
ドＮ２をＶｓｓへ落とし、抵抗Ｒ３をＲ２に並列に接続
する。これは直ちに行なえるので、分圧回路の出力は急
速にＬレベルになる。しかしスタンバイでクロックφＡ
をＬにし、トランジスタＱ２をオフにしても、図示のよ
うにノードＮ２の電位は中々上らない。ノート’ Ｎ
２の電位を上げるには高抵抗Ｒ１，Ｒ３を通して該ノー
ドを充電する必要があるが、これには時間がか＼る。ノ
ードＮ２の電位が上らないとこれは抵抗Ｒ３を抵抗Ｒ２
に並列接続しているのと同じで分圧回路ＶＤの出力はＬ
レベルである。この状態ではＯＰの電位は低く、Ｃｐｌ
、ＣＩ）２はＢＬ。
極ＯＰの電位変化に合わせてクロックφＡをＨ，Ｌにし
、分圧回路ＶＤの出力レベルを変える。即ちアクティブ
でφＡをＩ］にしてトランジスタＱ２をオンにし、ノー
ドＮ２をＶｓｓへ落とし、抵抗Ｒ３をＲ２に並列に接続
する。これは直ちに行なえるので、分圧回路の出力は急
速にＬレベルになる。しかしスタンバイでクロックφＡ
をＬにし、トランジスタＱ２をオフにしても、図示のよ
うにノードＮ２の電位は中々上らない。ノート’ Ｎ
２の電位を上げるには高抵抗Ｒ１，Ｒ３を通して該ノー
ドを充電する必要があるが、これには時間がか＼る。ノ
ードＮ２の電位が上らないとこれは抵抗Ｒ３を抵抗Ｒ２
に並列接続しているのと同じで分圧回路ＶＤの出力はＬ
レベルである。この状態ではＯＰの電位は低く、Ｃｐｌ
、ＣＩ）２はＢＬ。
ＢＬ側を十にして高い電圧に充電され、この状態でアク
ティブになって例えばＢＬがＶｓｓになるとＯＰは強く
押し下げられ、キャパシタ絶縁膜の劣化、記憶データの
読み誤りを生しる恐れがある。
ティブになって例えばＢＬがＶｓｓになるとＯＰは強く
押し下げられ、キャパシタ絶縁膜の劣化、記憶データの
読み誤りを生しる恐れがある。
発明の目的
本発明はか−る点を改善し、対向電極に与える中間電位
をＨ，Ｌに迅速に切換え可能にしようとずるものである
。
をＨ，Ｌに迅速に切換え可能にしようとずるものである
。
発明の構成
本発明は、１トランジスタ１キャパシタ型のメモリセル
を備え、該メモリセルのキャパシタのトランジスタとは
反対側の対向電極へは、分圧回路により′市ｆＡ電圧を
分圧して得た中間電圧を加える半導体記憶装置において
、該分圧回路に、メモリのアクティブ時とスタンバイ時
とに対応する２種の電位を出力する２端子を設け、スイ
ッチング素子により対向電極を該２端子のいずれかへ選
択接続するようにしてなることを特徴とするか、次に実
施例を参照しながらこれを説明する。
を備え、該メモリセルのキャパシタのトランジスタとは
反対側の対向電極へは、分圧回路により′市ｆＡ電圧を
分圧して得た中間電圧を加える半導体記憶装置において
、該分圧回路に、メモリのアクティブ時とスタンバイ時
とに対応する２種の電位を出力する２端子を設け、スイ
ッチング素子により対向電極を該２端子のいずれかへ選
択接続するようにしてなることを特徴とするか、次に実
施例を参照しながらこれを説明する。
発明の実施例
第３図は本発明の実施例を示し、第１図と同し部分には
同じ符号が（＝ｊしてある。本発明では高抵抗分圧回路
はＨレベル出力とＬレベル出力を生じる２端子を備え、
対向電極ＯＰはこれらの２端子の一方へスイッチングト
ランジスタＱ３．Ｑ４で選択して接続する。抵抗Ｒ＋と
Ｒ２がその１１１レベル出力用路、抵抗Ｒ４とＲ３がＬ
レベル出力用回路であり、Ｎ３．Ｎａがその出力端であ
る。クロックφＡがＨレベルのときトランジスタＱ４が
オンになり対向電極ＯＰへＬレベル出力ＯＬを加える。
同じ符号が（＝ｊしてある。本発明では高抵抗分圧回路
はＨレベル出力とＬレベル出力を生じる２端子を備え、
対向電極ＯＰはこれらの２端子の一方へスイッチングト
ランジスタＱ３．Ｑ４で選択して接続する。抵抗Ｒ＋と
Ｒ２がその１１１レベル出力用路、抵抗Ｒ４とＲ３がＬ
レベル出力用回路であり、Ｎ３．Ｎａがその出力端であ
る。クロックφＡがＨレベルのときトランジスタＱ４が
オンになり対向電極ＯＰへＬレベル出力ＯＬを加える。
またクロックφΔと逆相のクロック八がＨレベルのとき
トランジスタＱ３かオンになり、対向電極ＯＰへＩ−ル
ヘル出力ｏＨを加える。前述のブ、スタンバイを繰り返
しているときの対向電極○Ｐの１−１．Ｒ２種の電位に
選ぶ。このようにすれば、アクティブ、スタンバイ期間
か長くなっても、対向電極電位に変化がない。この分圧
回路はその出力端Ｎ３．Ｎ４に常時、Ｈ，Ｒ２種の電圧
を生しており、その一方をスイッチング素子Ｑ３．Ｑ、
Ｉで選択して対向電極ＯＰへ加えるだけであるから、該
電圧印加は直ちに行なわれ、第１図の回路のように時定
数により煩わされて直ぢには所望電位にならないという
問題はない。
トランジスタＱ３かオンになり、対向電極ＯＰへＩ−ル
ヘル出力ｏＨを加える。前述のブ、スタンバイを繰り返
しているときの対向電極○Ｐの１−１．Ｒ２種の電位に
選ぶ。このようにすれば、アクティブ、スタンバイ期間
か長くなっても、対向電極電位に変化がない。この分圧
回路はその出力端Ｎ３．Ｎ４に常時、Ｈ，Ｒ２種の電圧
を生しており、その一方をスイッチング素子Ｑ３．Ｑ、
Ｉで選択して対向電極ＯＰへ加えるだけであるから、該
電圧印加は直ちに行なわれ、第１図の回路のように時定
数により煩わされて直ぢには所望電位にならないという
問題はない。
第４図は第２図と同様な図であるか、第４図ではクロッ
クφＡの他にクロックφΔも示している。
クφＡの他にクロックφΔも示している。
ＲＡＳは図示していないが、やばりＲＡＳがＬレベルに
なって対向電極ＯＰの電位が下り、ＲＡＳが１１になっ
て対向電極ＯＰの電位が上る。クロックψＡはＯＰが下
ってから立ち上げ、ＯＰが上る前に立ぢ下げる。同様に
クロックφＡばＯＰが上ってから立ち上げ、ＯＰが下る
前に立ち下げる。
なって対向電極ＯＰの電位が下り、ＲＡＳが１１になっ
て対向電極ＯＰの電位が上る。クロックψＡはＯＰが下
ってから立ち上げ、ＯＰが上る前に立ぢ下げる。同様に
クロックφＡばＯＰが上ってから立ち上げ、ＯＰが下る
前に立ち下げる。
ＯＰの電位変化中はφΔ、６いずれもＬであり、トラン
ジスタＱ：＋、Ｑ４はオフで対向電極ＯＰはフローティ
ングの状態にある。
ジスタＱ：＋、Ｑ４はオフで対向電極ＯＰはフローティ
ングの状態にある。
対向電極ｏｐの電位変化中は該ｏｐを分圧回路から切り
離す理由は次の如くである。即ぢＲＡＳかＬになってセ
ンスアンプが動作しＯＰの電位か下るが、この電位変化
は急激ではない。そこでＯＰが十分１／２Ｖｃｃ−ΔＶ
Ｌ即ちｏＬの電位りに達しないうちにφＡを上げＱ４を
ＯＮとするとわずかの時間であるかＯＰよりＱ４．’Ｎ
４．Ｒ３を通してＶｓｓに電流が流出する。Ｒ３の抵抗
も高いため１回の流出量はわずかであるが、数多くこの
ような現象が繰返されると、ＯＰの電位は低下する。ま
たφＡの立ち下かり時もＯＰが立ち上がる前にφＡを下
げＱ４を完全にＯＦＦとしておかないと同様な問題が生
ずる。この問題はφＡについても同様である。そしてＯ
Ｐ電位の立下り時と立上り時とで電流の流出量が相違す
ることによってアクティブ、スタンバイを繰返すうしに
、該繰返し周期に依存した且つＨ，Ｌと異なる電位にＯ
Ｐの電位が変化して行くことになる。これを避けるため
には第４図に示すごとく、ＯＰの電位が完全にＯＬ又は
ＯＨの時のみφ４又はφ３をＯＮとして、ＯＰの電位変
化時Ｑ４．Ｑ３共にＯＦＦとする事で可能である。
離す理由は次の如くである。即ぢＲＡＳかＬになってセ
ンスアンプが動作しＯＰの電位か下るが、この電位変化
は急激ではない。そこでＯＰが十分１／２Ｖｃｃ−ΔＶ
Ｌ即ちｏＬの電位りに達しないうちにφＡを上げＱ４を
ＯＮとするとわずかの時間であるかＯＰよりＱ４．’Ｎ
４．Ｒ３を通してＶｓｓに電流が流出する。Ｒ３の抵抗
も高いため１回の流出量はわずかであるが、数多くこの
ような現象が繰返されると、ＯＰの電位は低下する。ま
たφＡの立ち下かり時もＯＰが立ち上がる前にφＡを下
げＱ４を完全にＯＦＦとしておかないと同様な問題が生
ずる。この問題はφＡについても同様である。そしてＯ
Ｐ電位の立下り時と立上り時とで電流の流出量が相違す
ることによってアクティブ、スタンバイを繰返すうしに
、該繰返し周期に依存した且つＨ，Ｌと異なる電位にＯ
Ｐの電位が変化して行くことになる。これを避けるため
には第４図に示すごとく、ＯＰの電位が完全にＯＬ又は
ＯＨの時のみφ４又はφ３をＯＮとして、ＯＰの電位変
化時Ｑ４．Ｑ３共にＯＦＦとする事で可能である。
第５図は本発明の他の実施例を示ず。Ｒ５−Ｒ７は３１
１１ｉｌの高抵抗で、電源Ｖ ｃｃ、Ｖ ｓｓ間に直列
に接続される。対向電極ＯＰはスイッチングトランジス
タＱ３．Ｑ４を介してノードＮ５．Ｎ６即ち抵抗Ｒ５と
Ｒ６の直列接続点、抵抗Ｒ６とＲ７の直列接続点へ接続
される。１−ランジスタＱｇ、Ｃ；Ｌａのグー１−へは
クロックφへ、φΔがカロえられ、ノードＮ５．Ｎ６は
Ｈ，Ｌレベル出力ｏＨ，ｏＬを生じるから（Ｒ５−Ｒ７
の抵抗値をそのように選ふ）、第３図と同様な動作が行
なわれる。消費電力の点では第５図の方が第３図より有
利である。
１１ｉｌの高抵抗で、電源Ｖ ｃｃ、Ｖ ｓｓ間に直列
に接続される。対向電極ＯＰはスイッチングトランジス
タＱ３．Ｑ４を介してノードＮ５．Ｎ６即ち抵抗Ｒ５と
Ｒ６の直列接続点、抵抗Ｒ６とＲ７の直列接続点へ接続
される。１−ランジスタＱｇ、Ｃ；Ｌａのグー１−へは
クロックφへ、φΔがカロえられ、ノードＮ５．Ｎ６は
Ｈ，Ｌレベル出力ｏＨ，ｏＬを生じるから（Ｒ５−Ｒ７
の抵抗値をそのように選ふ）、第３図と同様な動作が行
なわれる。消費電力の点では第５図の方が第３図より有
利である。
なお抵抗Ｒ１−Ｒ７は拡散抵抗などの他にトランジスタ
などで構成してもよいことは言う迄もない。
などで構成してもよいことは言う迄もない。
発明の詳細
な説明したように本発明では、高抵抗分圧回路によりセ
ルキャパシタ対向電極に与える中間電位を、メモリがア
クティブ、スタンバイを繰り返し、この結果該対向電極
がその寄生容量により与えられるＨ、Ｌ電位に等しい２
種の電位とし、該分圧回路は該２種の電位を常時、同時
に出力しており、その一方を選択して対向電極に印加す
るようにしたので、選択と同時に当該電圧を対向電極に
加えることができ、高抵抗回路に不随する時定数により
該電圧印加が遅れるようなことがない。
ルキャパシタ対向電極に与える中間電位を、メモリがア
クティブ、スタンバイを繰り返し、この結果該対向電極
がその寄生容量により与えられるＨ、Ｌ電位に等しい２
種の電位とし、該分圧回路は該２種の電位を常時、同時
に出力しており、その一方を選択して対向電極に印加す
るようにしたので、選択と同時に当該電圧を対向電極に
加えることができ、高抵抗回路に不随する時定数により
該電圧印加が遅れるようなことがない。
第１図は既提案方式を説明する回路図、第２図はその動
作説明用波形図、第３図は本発明の実施例を示す回路図
、第４図はその動作説明図、第５は他の実施例を示す回
路である。 図面で、ＭＣはメモリセル、Ｑｌはそのトランジスタ、
Ｃ＋ばキャパシタ、ＯＰは対向電極、Ｃｐｌ。 ＣＩ）２は寄生容量、ＶＤは分圧回路、Ｎ３．Ｎ４はそ
の出力端、Ｖｃｃは電源電圧、Ｖｓｓは接地電位出願人
富士通株式会社 代理人弁理士 青 柳 稔 第５図 ＶＣＣ Ｓｓ 手続補正書（自発） 昭和６０年 ３月２３日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年特許願第６７２２１号 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地名
称 （６６５）富士通株式会社 代表者 山 本 卓 眞 ４、代 理 人 〒１０１ ６、補正によシ増加する発明の数 な し７、補正の対
象 明細書の発明の詳細な説明の欄８、補正の内容 （１）明細書第１１頁５行の「分圧回路」を「高抵抗分
圧回路」に補正する。
作説明用波形図、第３図は本発明の実施例を示す回路図
、第４図はその動作説明図、第５は他の実施例を示す回
路である。 図面で、ＭＣはメモリセル、Ｑｌはそのトランジスタ、
Ｃ＋ばキャパシタ、ＯＰは対向電極、Ｃｐｌ。 ＣＩ）２は寄生容量、ＶＤは分圧回路、Ｎ３．Ｎ４はそ
の出力端、Ｖｃｃは電源電圧、Ｖｓｓは接地電位出願人
富士通株式会社 代理人弁理士 青 柳 稔 第５図 ＶＣＣ Ｓｓ 手続補正書（自発） 昭和６０年 ３月２３日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年特許願第６７２２１号 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地名
称 （６６５）富士通株式会社 代表者 山 本 卓 眞 ４、代 理 人 〒１０１ ６、補正によシ増加する発明の数 な し７、補正の対
象 明細書の発明の詳細な説明の欄８、補正の内容 （１）明細書第１１頁５行の「分圧回路」を「高抵抗分
圧回路」に補正する。
Claims (1)
- 【特許請求の範囲】 ｌトランジスタ１キヤパシタ型のメモリセルを備え、該
メモリセルのキャパシタのトランジスタとは反対側の対
向電極へは、分圧回路により電源電圧を分圧して得た中
間電圧を加える半導体記憶装置において、 該分圧回路に、メモリのアクティブ時とスタンバイ時と
に対応する２種の電位を出力する２端子を設り、スイッ
チング素子により対向電極を該２端子のいずれかへ選択
接続するようにしてなることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067221A JPS60211689A (ja) | 1984-04-04 | 1984-04-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067221A JPS60211689A (ja) | 1984-04-04 | 1984-04-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60211689A true JPS60211689A (ja) | 1985-10-24 |
| JPH0585990B2 JPH0585990B2 (ja) | 1993-12-09 |
Family
ID=13338632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59067221A Granted JPS60211689A (ja) | 1984-04-04 | 1984-04-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211689A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105568A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | Ｍｏｓ型ダイナミック半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123685A (en) * | 1977-04-04 | 1978-10-28 | Nec Corp | Binary memory device |
| JPH0219558A (ja) * | 1988-07-07 | 1990-01-23 | Tokyo Kihan:Kk | 含浸装置 |
-
1984
- 1984-04-04 JP JP59067221A patent/JPS60211689A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123685A (en) * | 1977-04-04 | 1978-10-28 | Nec Corp | Binary memory device |
| JPH0219558A (ja) * | 1988-07-07 | 1990-01-23 | Tokyo Kihan:Kk | 含浸装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105568A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | Ｍｏｓ型ダイナミック半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0585990B2 (ja) | 1993-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |