JPH02105568A - Ｍｏｓ型ダイナミック半導体記憶装置 - Google Patents
Ｍｏｓ型ダイナミック半導体記憶装置Info
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- JPH02105568A JPH02105568A JP63258478A JP25847888A JPH02105568A JP H02105568 A JPH02105568 A JP H02105568A JP 63258478 A JP63258478 A JP 63258478A JP 25847888 A JP25847888 A JP 25847888A JP H02105568 A JPH02105568 A JP H02105568A
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- Japan
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- semiconductor memory
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- 239000003990 capacitor Substances 0.000 claims abstract description 21
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１トランジスター１キヤパシタより成るメモリ
セルを有するＭＯＳ型ダイナミック半導体記憶装置に関
する。
セルを有するＭＯＳ型ダイナミック半導体記憶装置に関
する。
従来、この種のＭＯＳ型ダイナミック半導体記憶装置は
、高電源電圧、高温で長時間動作させる加速テスト（以
下ＢＴと記す）を行い、容量絶縁膜の欠陥に起因する初
期不良を除去し長期信頼性を保証するようにしていた。
、高電源電圧、高温で長時間動作させる加速テスト（以
下ＢＴと記す）を行い、容量絶縁膜の欠陥に起因する初
期不良を除去し長期信頼性を保証するようにしていた。
昨今のＭＯＳ型ダイナミック半導体記憶装置の微細化、
高密度集積化に伴い、上述した従来の構造では、種々の
問題点が生じて来た。
高密度集積化に伴い、上述した従来の構造では、種々の
問題点が生じて来た。
まず、容量絶縁膜上に加わる電界を援和するなめに、容
量対極に加えられる電位が、電源電圧の約１／２とする
方式が主流になりつつある。その際、容量絶縁膜に電源
電圧と、回路形式により一義的に定まる電源電圧より低
い電位が印加されることとなり、従来のＢＴテストでは
、容量絶縁膜の欠陥に起因して故障を起こすデバイスの
加速試験による選別に長時間を要する。さらに、充分加
速できずに不良品が出荷され、信頼性問題を引き起す等
もはや長期信頼性を保証できないという欠点がある。ま
たＭＯ３型ダイナミック半導体記憶装置の周辺回路を構
成するＭＯＳ型トランジスタも微細化がはかられ、前述
の容量絶縁膜に充分な電位が印加されるような電源電圧
でテストを行った場合、周辺回路を構成するＭＯＳ型ト
ランジスタに高負荷がかかり、特性劣化の危険が生じ、
効果的に欠陥を持つデバイスを除去できないという欠点
がある。
量対極に加えられる電位が、電源電圧の約１／２とする
方式が主流になりつつある。その際、容量絶縁膜に電源
電圧と、回路形式により一義的に定まる電源電圧より低
い電位が印加されることとなり、従来のＢＴテストでは
、容量絶縁膜の欠陥に起因して故障を起こすデバイスの
加速試験による選別に長時間を要する。さらに、充分加
速できずに不良品が出荷され、信頼性問題を引き起す等
もはや長期信頼性を保証できないという欠点がある。ま
たＭＯ３型ダイナミック半導体記憶装置の周辺回路を構
成するＭＯＳ型トランジスタも微細化がはかられ、前述
の容量絶縁膜に充分な電位が印加されるような電源電圧
でテストを行った場合、周辺回路を構成するＭＯＳ型ト
ランジスタに高負荷がかかり、特性劣化の危険が生じ、
効果的に欠陥を持つデバイスを除去できないという欠点
がある。
本発明の目的は、欠陥のある容量絶縁膜を有するメモリ
セルを除去することにより品質及び信頼性を確保可能な
ＭＯ３型ダイナミック半導体記憶装置を提供することに
ある。
セルを除去することにより品質及び信頼性を確保可能な
ＭＯ３型ダイナミック半導体記憶装置を提供することに
ある。
本発明のＭＯ３型ダイナミック半導体記憶装置は、電荷
蓄積領域に対向する容量対極に電源電圧の概略２分の１
の電圧を印加する１／２電源電圧線と、前記容量対極を
引き出す容量対極引き出し線と、前記容量対極引き出し
線上の電圧の高低に応じて前記１／２電源電圧線と前記
容量対極間を非導通若しくは導通状態にするスイッチン
グ手段とを含むというものである。
蓄積領域に対向する容量対極に電源電圧の概略２分の１
の電圧を印加する１／２電源電圧線と、前記容量対極を
引き出す容量対極引き出し線と、前記容量対極引き出し
線上の電圧の高低に応じて前記１／２電源電圧線と前記
容量対極間を非導通若しくは導通状態にするスイッチン
グ手段とを含むというものである。
次に本発明の実施例について図面を参照して説明する。
第１図は、本発明の一実施例を示す回路図である。
入力パッド１はソース３がＶ５５線１８に接続された第
１のＭＯＳトランジスタ（寄生チャネルＭＯＳトランジ
スタ２）のドレイン４及びゲート５に接続され、抵抗素
子６を介し、第２のＭＯＳトランジスタ７のトレイン８
に接続された後、メモリセルのキャパシタ１６の電荷蓄
積領域に対向する電極、つまり容量対８ｉ１１に接続さ
れて、容量対極引き出し線を形成している。ここで、第
２のＭＯＳトランジスタ７のゲート９及びソース１０は
、Ｖｓ５線１８に接続されている。寄生チャネルＭＯＳ
トランジスタ２．抵抗素子６．及び第２のＭＯＳトラン
ジスタ７は通常の入力保護回路を構成している。
１のＭＯＳトランジスタ（寄生チャネルＭＯＳトランジ
スタ２）のドレイン４及びゲート５に接続され、抵抗素
子６を介し、第２のＭＯＳトランジスタ７のトレイン８
に接続された後、メモリセルのキャパシタ１６の電荷蓄
積領域に対向する電極、つまり容量対８ｉ１１に接続さ
れて、容量対極引き出し線を形成している。ここで、第
２のＭＯＳトランジスタ７のゲート９及びソース１０は
、Ｖｓ５線１８に接続されている。寄生チャネルＭＯＳ
トランジスタ２．抵抗素子６．及び第２のＭＯＳトラン
ジスタ７は通常の入力保護回路を構成している。
また、容量対極１１は、カットオフ用トランジスタ１２
を介し、１／２電源電圧線１７に接続されている。さら
にこのトランジスタ１２は入力パッド１に電圧が印加さ
れた時、オフ状態となるよう、容量対ａｌｌのレベルが
インバータ１４を介し、カットオフ用トランジスタ１２
のゲート端子１５に接続されてスイッチング手段を構成
している。テスト入力パッド１に電圧を印加しない状態
ではカットオフ用トランジスタ１２がオンとなり通常動
作が可能となる。
を介し、１／２電源電圧線１７に接続されている。さら
にこのトランジスタ１２は入力パッド１に電圧が印加さ
れた時、オフ状態となるよう、容量対ａｌｌのレベルが
インバータ１４を介し、カットオフ用トランジスタ１２
のゲート端子１５に接続されてスイッチング手段を構成
している。テスト入力パッド１に電圧を印加しない状態
ではカットオフ用トランジスタ１２がオンとなり通常動
作が可能となる。
上述の構造の入力ビンを持つ拡散の完了した、ウェーハ
段階のＭＯ３型ダイナミック半導体記憶装置に対し、電
源電圧Ｖｃｃ＝５ｖで全ビット低レベルの書込み動作を
行なったのち、入力パッド１に、定電圧源で８■を印加
する。容量絶縁膜に欠陥のあるメモリセルはこの段階で
破壊される。しかる後、通常のテストフローに従い、テ
ストを行うことにより不良チップを除去できるので、出
荷時の選別歩留りは改善され、長期高電源電圧、高温の
寿命テストで、容量絶縁膜の破壊モードの不良は大幅に
低減できる。
段階のＭＯ３型ダイナミック半導体記憶装置に対し、電
源電圧Ｖｃｃ＝５ｖで全ビット低レベルの書込み動作を
行なったのち、入力パッド１に、定電圧源で８■を印加
する。容量絶縁膜に欠陥のあるメモリセルはこの段階で
破壊される。しかる後、通常のテストフローに従い、テ
ストを行うことにより不良チップを除去できるので、出
荷時の選別歩留りは改善され、長期高電源電圧、高温の
寿命テストで、容量絶縁膜の破壊モードの不良は大幅に
低減できる。
なお、入力パッド１は、パッケージの外部端子には必ず
しも接続する必要はない。
しも接続する必要はない。
以上説明したように、本発明はメモリセルの容量対極に
引き出し線を有しているので、外部からメモリセルの容
量絶縁膜に直接電圧を印加することが可能となり、効果
的に容量絶縁膜の欠陥起因で劣化するデバイスを初期不
良として除外でき、ＭＯ３型ダイナミック半導体記憶装
置の品質及び信頼性を改善できるという効果がある。さ
らに、出荷時の選別に要するテスト時間の大幅な低減と
歩留が向上するという効果もある。
引き出し線を有しているので、外部からメモリセルの容
量絶縁膜に直接電圧を印加することが可能となり、効果
的に容量絶縁膜の欠陥起因で劣化するデバイスを初期不
良として除外でき、ＭＯ３型ダイナミック半導体記憶装
置の品質及び信頼性を改善できるという効果がある。さ
らに、出荷時の選別に要するテスト時間の大幅な低減と
歩留が向上するという効果もある。
第１図は本発明の一実施例を示す回路図である。
１・・・入力バッド、２・・・寄生チャネルＭＯＳトラ
ンジスタ、３，４．５・・・寄生チャネルＭＯＳトラン
ジスタのソース、ドレイン、ゲート、６・・・抵抗素子
、７・・・第２のＭＯＳトランジスタ、８，９゜１０・
・・第２のＭＯＳトランジスタ７のトレイン。 ゲート、ソース、１１・・・メモリセルの容量対極、１
２・・・カットオフ用トランジスタ、１３・・・容量対
極引き出し線、１４・・・インバータ、１５・・・カッ
トオフ用トランジスタ１２のゲート、１６・・・メモリ
セルのキャパシタ、１７・・・１／２電源電圧線、１８
・・・Ｖｓｓ線。
ンジスタ、３，４．５・・・寄生チャネルＭＯＳトラン
ジスタのソース、ドレイン、ゲート、６・・・抵抗素子
、７・・・第２のＭＯＳトランジスタ、８，９゜１０・
・・第２のＭＯＳトランジスタ７のトレイン。 ゲート、ソース、１１・・・メモリセルの容量対極、１
２・・・カットオフ用トランジスタ、１３・・・容量対
極引き出し線、１４・・・インバータ、１５・・・カッ
トオフ用トランジスタ１２のゲート、１６・・・メモリ
セルのキャパシタ、１７・・・１／２電源電圧線、１８
・・・Ｖｓｓ線。
Claims (1)
- 電荷蓄積領域に対向する容量対極に電源電圧の概略２
分の１の電圧を印加する１／２電源電圧線と、前記容量
対極を引き出す容量対極引き出し線と、前記容量対極引
き出し線上の電圧の高低に応じて前記１／２電源電圧線
と前記容量対極間を非導通若しくは導通状態にするスイ
ッチング手段とを含むことを特徴とするＭＯＳ型ダイナ
ミック半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258478A JP2504140B2 (ja) | 1988-10-14 | 1988-10-14 | Ｍｏｓ型ダイナミック半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258478A JP2504140B2 (ja) | 1988-10-14 | 1988-10-14 | Ｍｏｓ型ダイナミック半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105568A true JPH02105568A (ja) | 1990-04-18 |
| JP2504140B2 JP2504140B2 (ja) | 1996-06-05 |
Family
ID=17320774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258478A Expired - Lifetime JP2504140B2 (ja) | 1988-10-14 | 1988-10-14 | Ｍｏｓ型ダイナミック半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504140B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848449A (ja) * | 1981-09-17 | 1983-03-22 | Toshiba Corp | Ｍｏｓ型集積回路装置 |
| JPS60211689A (ja) * | 1984-04-04 | 1985-10-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60235455A (ja) * | 1984-05-09 | 1985-11-22 | Toshiba Corp | ダイナミツクメモリ− |
| JPS61104657A (ja) * | 1984-10-29 | 1986-05-22 | Nec Corp | 半導体記性回路装置 |
| JPH01132156A (ja) * | 1987-11-17 | 1989-05-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1988
- 1988-10-14 JP JP63258478A patent/JP2504140B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848449A (ja) * | 1981-09-17 | 1983-03-22 | Toshiba Corp | Ｍｏｓ型集積回路装置 |
| JPS60211689A (ja) * | 1984-04-04 | 1985-10-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60235455A (ja) * | 1984-05-09 | 1985-11-22 | Toshiba Corp | ダイナミツクメモリ− |
| JPS61104657A (ja) * | 1984-10-29 | 1986-05-22 | Nec Corp | 半導体記性回路装置 |
| JPH01132156A (ja) * | 1987-11-17 | 1989-05-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2504140B2 (ja) | 1996-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
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