JPS60213992A - Ｍｏｓ−ｉｃ - Google Patents
Ｍｏｓ−ｉｃInfo
- Publication number
- JPS60213992A JPS60213992A JP7117384A JP7117384A JPS60213992A JP S60213992 A JPS60213992 A JP S60213992A JP 7117384 A JP7117384 A JP 7117384A JP 7117384 A JP7117384 A JP 7117384A JP S60213992 A JPS60213992 A JP S60213992A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- level shift
- latch
- 0utn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 101000893493 Homo sapiens Protein flightless-1 homolog Proteins 0.000 description 1
- 102100040923 Protein flightless-1 homolog Human genes 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＬＣＤ駆動用ＩＣや、ＦＬＩＩＬＣＤ駆動用出
力々、２つ以上の電源系を有し、内部にレベルフット回
路を有する工Ｃに関する。
力々、２つ以上の電源系を有し、内部にレベルフット回
路を有する工Ｃに関する。
従来例として、Ｌｏｌｌ駆動用ＩＣの回ｖｒｋｉ１図に
示す。ＬＣＩＪ駆動用ＩＣは、第１図に示される如く、
シリアルデータ転送用のシフトレジスタと、シフトレジ
スタのデータを記憶するラッチとラッチしたデータと信
号１１１１Ｂ’ｉ合成する制御回路と、電源系１と電源
系２の回路を接続するレベルシフト回路と、ＬＣＤ駆動
用出力を発生するＬＣＩＪ駆動回路で、１ビット分の回
路を構成し、通常これか、１０〜１００ビット程度１つ
の工ＣＫまとめられている。第１図の回路図７ｚｌＪ基
板のｃＭｏｓ−ｘａで作る場合、Ｐ−のウェルは第２図
のように、シフトレジスタと、ラッチで１つのウェル、
制御回路で１つのウェルを必要とする、このように従来
方法では、制御回路でウェルが１つ余分に必要となり、
このためＩＣ全体では、チップ面積が大きくなるという
問題点があった。またこのウェルは、通常細長い形状と
なり、このためウェルの抵抗は高くなり、結果的に、ラ
ッチアップ特性が悪くなってしまうという問題点もあっ
た。第５図は第１図のレベルシフト回路の一例を示した
ものであり、一方のＰ型ＭＯ’Ｓ）ランジスタのゲー１
１１ｃは、信号ＦＮＤとラッチの内容の信号ＬＤｎの積
の信号が接続され、他方のＰ型ＭＯＳトランジスタのゲ
ートＶＣは、積の反転信号が接続さ九ている。第３図に
おいて、信号０ＵＴｎ 、信号０ＵＴｎは論理的に以下
のようになる。
示す。ＬＣＩＪ駆動用ＩＣは、第１図に示される如く、
シリアルデータ転送用のシフトレジスタと、シフトレジ
スタのデータを記憶するラッチとラッチしたデータと信
号１１１１Ｂ’ｉ合成する制御回路と、電源系１と電源
系２の回路を接続するレベルシフト回路と、ＬＣＤ駆動
用出力を発生するＬＣＩＪ駆動回路で、１ビット分の回
路を構成し、通常これか、１０〜１００ビット程度１つ
の工ＣＫまとめられている。第１図の回路図７ｚｌＪ基
板のｃＭｏｓ−ｘａで作る場合、Ｐ−のウェルは第２図
のように、シフトレジスタと、ラッチで１つのウェル、
制御回路で１つのウェルを必要とする、このように従来
方法では、制御回路でウェルが１つ余分に必要となり、
このためＩＣ全体では、チップ面積が大きくなるという
問題点があった。またこのウェルは、通常細長い形状と
なり、このためウェルの抵抗は高くなり、結果的に、ラ
ッチアップ特性が悪くなってしまうという問題点もあっ
た。第５図は第１図のレベルシフト回路の一例を示した
ものであり、一方のＰ型ＭＯ’Ｓ）ランジスタのゲー１
１１ｃは、信号ＦＮＤとラッチの内容の信号ＬＤｎの積
の信号が接続され、他方のＰ型ＭＯＳトランジスタのゲ
ートＶＣは、積の反転信号が接続さ九ている。第３図に
おいて、信号０ＵＴｎ 、信号０ＵＴｎは論理的に以下
のようになる。
０ＵＴｎ＝ＢＮＢ −ＬＤｎ ｆｌ）
ＯＵＴｎ＝ＥＩＮＢ・ＬＩＪｎ ＋２１〔目的〕
本発明は、このような問題点を解決するもので２人力以
上の論理回路とレベルシフト回路ケ１つにまとめ、ウェ
ルを少なくすることにより、ＩＣの面積を小さくするこ
とを目的とする。
上の論理回路とレベルシフト回路ケ１つにまとめ、ウェ
ルを少なくすることにより、ＩＣの面積を小さくするこ
とを目的とする。
本発明のＭＯＳ−ＩＣは、レベルシフト回路において、
２人力以上の論理機能を併せ持つことを特徴とする。
２人力以上の論理機能を併せ持つことを特徴とする。
第４図は本発明によるＬＣＤ駆動用ＩＣの回路例である
。第１図に比べて、制御回路はなくなり、レベルシフト
回路に制御回路の機能金持たせている。このため第４図
の回路を用いると、第２図中の制御回路用のウェルはな
くなる。第５図に第４図中のレベル７７８回路の詳細な
回路１ビット分の一例を示す。第５図のレベルシフト回
路は、第６図の従来のレベル７７８回路に比べ、Ｐ−Ｉ
ＭＯＳトランジスタが２つ追加されており、それらによ
り第１図の制御回路の機能が作られている。第５図中の
直列のＰ型ＭＯ８）う／ジスタのゲートには、信号ＥＮ
Ｄと、信号ＬＤｎが接続され、並列のＰ型ＭＯ８）ラン
ジスタには、信号ＥＢＢと信号ＬＵｎが接続される。第
５図において、信号０ＵＴｎと信号０ＵＴｎは論理的に
以下のようになる。
。第１図に比べて、制御回路はなくなり、レベルシフト
回路に制御回路の機能金持たせている。このため第４図
の回路を用いると、第２図中の制御回路用のウェルはな
くなる。第５図に第４図中のレベル７７８回路の詳細な
回路１ビット分の一例を示す。第５図のレベルシフト回
路は、第６図の従来のレベル７７８回路に比べ、Ｐ−Ｉ
ＭＯＳトランジスタが２つ追加されており、それらによ
り第１図の制御回路の機能が作られている。第５図中の
直列のＰ型ＭＯ８）う／ジスタのゲートには、信号ＥＮ
Ｄと、信号ＬＤｎが接続され、並列のＰ型ＭＯ８）ラン
ジスタには、信号ＥＢＢと信号ＬＵｎが接続される。第
５図において、信号０ＵＴｎと信号０ＵＴｎは論理的に
以下のようになる。
ＯＵ Ｔ ｎ ＝ Ｅ Ｎ Ｂ−Ｌ Ｌ＋ ｎ ＋３）
ＯＵＴｎ＝ＥＮＢ−ＬＩＪｎ （４１ この論理は第６図の信号ＱＵＴｎ、信号０ＵＴｎと同じ
であり、第５図のレベルシフト回路を用いることにより
、第１図の制御回路は不要となる。
ＯＵＴｎ＝ＥＮＢ−ＬＩＪｎ （４１ この論理は第６図の信号ＱＵＴｎ、信号０ＵＴｎと同じ
であり、第５図のレベルシフト回路を用いることにより
、第１図の制御回路は不要となる。
また、第６図は、第４図中のレベルシフト回路の別の例
であり、信号０ＵＴｎ、信号０ＵＴｎは、第６図、第５
図のそれと同じである。
であり、信号０ＵＴｎ、信号０ＵＴｎは、第６図、第５
図のそれと同じである。
以上述べたように、本発明によれば、ウェルを少々ぐす
ることによりＩＣの面積を小ざくするこ〜とができ、工
Ｃの価格を安くすることができる。
ることによりＩＣの面積を小ざくするこ〜とができ、工
Ｃの価格を安くすることができる。
またＣＭＯ６−■ｏであれば、ラッチアップ特性も向上
することができ、信頼性の向上にも効果がある。
することができ、信頼性の向上にも効果がある。
なお本発明の説明では、（ト）側を共通電極として０例
のレベルシフ）ｋ述べているが、ｅＯＩＩｌｌｆｆｉ共
通電極として、←）側のレベルソフトでもよい、、！、
た制御回路として、２人力ＮＡＮＤ？ｆ用いているが２
人力以上の論理回路であれば、何の回路でも用いること
ができる。
のレベルシフ）ｋ述べているが、ｅＯＩＩｌｌｆｆｉ共
通電極として、←）側のレベルソフトでもよい、、！、
た制御回路として、２人力ＮＡＮＤ？ｆ用いているが２
人力以上の論理回路であれば、何の回路でも用いること
ができる。
第１図は、従来のＬＣＤ駆動用ＩＣの回路図であり、１
は各々の人力の入力バッファ、２は出力バッファ、６は
２人力ＮＡＮＩＪ、４はインバータ、信号ＣＬはシフト
レジスタの転送りロック、信号り工Ｎは人力データ、信
号ＬＰはラッチのクロック、信号ＩＪＯＵＴは出力デー
タ、信号ＬＩＪ１〜ＬＤｎＦｉ各ラッチの出力、信号０
１〜Ｏｎｆま各ビットに対応するＬＣＤ駆動出力、信号
Ｅ’ＮＢは制御信号である。、第２図は、第１図のシフ
トレジスタ、ラッチ、制御回路ｆｃＭＯＢ−ＩＣで作っ
たときのウェルの形状例を示したもの、、第３図は、第
１図中のレベルシフト回路の一例である。￥４図は、本
発明によるＬＣＤ駆動用ＩＣの回路図であり、各々の信
号は第１図のそれと同一である。 信号ＬＤ１〜信号Ｌ ＴＪ ｎは各ラッチの’１ｌ）１
〜１・Ｄｎの反転出力であり、５は信号ＥＮＢの反転バ
ッファである。第５図は、第４図中のレベルシフト回路
の一例である。第６図は、第４図中のレベル７７８回路
のもう１つの例である。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士最上 務 ｏｌ ０２ ０ｎ 第１図 第２図 第５図 ０１ ０２ Ｏｎ 第４図
は各々の人力の入力バッファ、２は出力バッファ、６は
２人力ＮＡＮＩＪ、４はインバータ、信号ＣＬはシフト
レジスタの転送りロック、信号り工Ｎは人力データ、信
号ＬＰはラッチのクロック、信号ＩＪＯＵＴは出力デー
タ、信号ＬＩＪ１〜ＬＤｎＦｉ各ラッチの出力、信号０
１〜Ｏｎｆま各ビットに対応するＬＣＤ駆動出力、信号
Ｅ’ＮＢは制御信号である。、第２図は、第１図のシフ
トレジスタ、ラッチ、制御回路ｆｃＭＯＢ−ＩＣで作っ
たときのウェルの形状例を示したもの、、第３図は、第
１図中のレベルシフト回路の一例である。￥４図は、本
発明によるＬＣＤ駆動用ＩＣの回路図であり、各々の信
号は第１図のそれと同一である。 信号ＬＤ１〜信号Ｌ ＴＪ ｎは各ラッチの’１ｌ）１
〜１・Ｄｎの反転出力であり、５は信号ＥＮＢの反転バ
ッファである。第５図は、第４図中のレベルシフト回路
の一例である。第６図は、第４図中のレベル７７８回路
のもう１つの例である。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士最上 務 ｏｌ ０２ ０ｎ 第１図 第２図 第５図 ０１ ０２ Ｏｎ 第４図
Claims (1)
- ２つ以上の電源系含有するＭＯＳ−ＩＣにおいて、任意
の２つの電源系の回路が接続されるレベルシフト回路に
、２人力以上の論理機能を併せ持たせることを特徴とす
るＭＯＳ−工Ｃ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7117384A JPS60213992A (ja) | 1984-04-10 | 1984-04-10 | Ｍｏｓ−ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7117384A JPS60213992A (ja) | 1984-04-10 | 1984-04-10 | Ｍｏｓ−ｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60213992A true JPS60213992A (ja) | 1985-10-26 |
Family
ID=13452999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7117384A Pending JPS60213992A (ja) | 1984-04-10 | 1984-04-10 | Ｍｏｓ−ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60213992A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7196699B1 (en) | 1998-04-28 | 2007-03-27 | Sharp Kabushiki Kaisha | Latch circuit, shift register circuit, logical circuit and image display device operated with a low consumption of power |
-
1984
- 1984-04-10 JP JP7117384A patent/JPS60213992A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7196699B1 (en) | 1998-04-28 | 2007-03-27 | Sharp Kabushiki Kaisha | Latch circuit, shift register circuit, logical circuit and image display device operated with a low consumption of power |
| US7460099B2 (en) | 1998-04-28 | 2008-12-02 | Sharp Kabushiki Kaisha | Latch circuit, shift register circuit, logical circuit and image display device operated with a low consumption of power |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61224520A (ja) | 構成を変更可能な論理要素 | |
| US4862068A (en) | LSI logic circuit | |
| EP0145497B1 (en) | Semiconductor integrated circuit device | |
| JPS60224319A (ja) | フリツプ・フロツプ回路 | |
| CA1067621A (en) | Apparatus and method for composing information on a data bus | |
| JPS62202537A (ja) | 半導体集積回路装置 | |
| JPH08137430A (ja) | 半導体集積回路 | |
| JPS60213992A (ja) | Ｍｏｓ−ｉｃ | |
| EP0266866B1 (en) | Dual mode-increment/decrement n-bit counter register | |
| EP0083195A2 (en) | Decoder circuit for a semiconductor device | |
| US4912666A (en) | Pseudo-random noise code generating circuit | |
| US4918657A (en) | Semiconductor memory device provided with an improved precharge and enable control circuit | |
| JPH033418B2 (ja) | ||
| US20040051575A1 (en) | Flip flop, shift register, and operating method thereof | |
| JPH02266609A (ja) | セット・リセット式フリップフロップ回路 | |
| JPS6170634A (ja) | シフト回路 | |
| JPS607697A (ja) | 相補型半導体集積回路 | |
| JPS6142354B2 (ja) | ||
| JPS61269412A (ja) | Ｄ型ラツチ半導体集積回路 | |
| KR0155924B1 (ko) | 버스드라이버 수를 절감한 버스드라이브 회로 | |
| JPS62150925A (ja) | 素子駆動方法 | |
| JPH0386394U (ja) | ||
| JPS61234122A (ja) | 高速論理回路 | |
| JPS6195396A (ja) | 半導体集積回路 | |
| JPS6055439A (ja) | テコ−ダ回路 |