JPS60214134A - 速度変換回路 - Google Patents
速度変換回路Info
- Publication number
- JPS60214134A JPS60214134A JP7039484A JP7039484A JPS60214134A JP S60214134 A JPS60214134 A JP S60214134A JP 7039484 A JP7039484 A JP 7039484A JP 7039484 A JP7039484 A JP 7039484A JP S60214134 A JPS60214134 A JP S60214134A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bit
- speed
- output
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/18—Time-division multiplex systems using frequency compression and subsequent expansion of the individual signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、ＰＣＭ通信方式の、伝送路よりの高速信号で
ある多重信号を加入者向けの低速信号に分離する多重分
離回路に使用する速度変換回路に関する。
ある多重信号を加入者向けの低速信号に分離する多重分
離回路に使用する速度変換回路に関する。
（ｂ） 従来技術と問題点
従来の速度変換回路の中には次に説明する速度変換回路
があり、この速度変換回路に付き以下説明する。
があり、この速度変換回路に付き以下説明する。
第１図は従来例の速度変換回路のブロック図であり、第
２図第３図は第１図の各点の内容を示すタイムチャート
で囚〜（へ）は第１図のａ ”−ｎ点に対、応している
。
２図第３図は第１図の各点の内容を示すタイムチャート
で囚〜（へ）は第１図のａ ”−ｎ点に対、応している
。
第２図（Ｂ）に示すＮビットメバースト信号はＮビット
の直並列変換レジスタ（以下Ｓ／Ｐ変換レジスタと称す
）１に、タイミング回路（図示していない）よりの第２
図囚に示す高速クロックに同期して入力し、第２図（Ｃ
）に示す如く、Ｎビットの並列信号に変換され、同期回
路（図示していない）よりの第２図０に示すバースト信
号の期間を示す信号の最後時点でＮビットレジスタ２に
移され第２図Ｍに示す如くＮビットの並列信号を、Ｎビ
ットの並直列変換レジスタ（以下Ｐ／Ｓ変換レジスタと
称す）３に入力し続ける。一方クロック発生器（図示し
てい々い）よシの第２図（へ）に示す低速クロック及び
第２図（ト）に示すＮビットの低速信号の先頭を示す信
号（１ビット幅でも数ピント幅でもよい）はタイミング
発生回路６に入力し、該低速クロック及びＮビットの低
速信号の先頭を示す信号に同期した第２図（Ｑに示す１
ビット幅の第１のタイミング信号及び第２図０に示す該
第１のタイミング信号よりＮ７２ビツト遅れた１ビット
幅の第２のタイミング信号が作られ、位相比較回路５に
入力すると共にスイッチＳＷＩの両接点に送られる。
の直並列変換レジスタ（以下Ｓ／Ｐ変換レジスタと称す
）１に、タイミング回路（図示していない）よりの第２
図囚に示す高速クロックに同期して入力し、第２図（Ｃ
）に示す如く、Ｎビットの並列信号に変換され、同期回
路（図示していない）よりの第２図０に示すバースト信
号の期間を示す信号の最後時点でＮビットレジスタ２に
移され第２図Ｍに示す如くＮビットの並列信号を、Ｎビ
ットの並直列変換レジスタ（以下Ｐ／Ｓ変換レジスタと
称す）３に入力し続ける。一方クロック発生器（図示し
てい々い）よシの第２図（へ）に示す低速クロック及び
第２図（ト）に示すＮビットの低速信号の先頭を示す信
号（１ビット幅でも数ピント幅でもよい）はタイミング
発生回路６に入力し、該低速クロック及びＮビットの低
速信号の先頭を示す信号に同期した第２図（Ｑに示す１
ビット幅の第１のタイミング信号及び第２図０に示す該
第１のタイミング信号よりＮ７２ビツト遅れた１ビット
幅の第２のタイミング信号が作られ、位相比較回路５に
入力すると共にスイッチＳＷＩの両接点に送られる。
スイッチＳＷＩ、ＳＷ２は連動スイッチとなっており、
スイッチＳＷＩ、ＳＷ２が実線の状態であると、第１の
タイミング信号は第２図（６）に示す如くＮビットＰ／
Ｓ変換レジスタ３のロード信号として送られる。Ｎビッ
トＰ／Ｓ変換レジスタ３は、この第１のタイミング信号
のロードによりＮビットレジスタ２の出力をＮビット並
列に読込み直列信号に変換され、第２図（Ｉ）に示す如
く、１ピント幅の第１のタイミング信号の最後時点よυ
、Ｎビットの信号の１ビツト目より第２図（へ）に示す
低速クロックに同期して順次出力される。スイッチＳＷ
２は現在は実線側が接続されているので、この出力が第
２図（財）に示す如く出力信号として出力される。一方
ＮビットＰ／Ｓ変換レジスタ３の出力はＮ／２ビツト遅
延レジスタ４に入力しＮ／２ピント遅延され、出力は第
２図（Ｊ）に示す如く第２図（Ｉ）のＮビット信号の１
番目のビット位置では前のＮビットの信号の翳＋１番目
のビットを出力するように彦っでいる。
スイッチＳＷＩ、ＳＷ２が実線の状態であると、第１の
タイミング信号は第２図（６）に示す如くＮビットＰ／
Ｓ変換レジスタ３のロード信号として送られる。Ｎビッ
トＰ／Ｓ変換レジスタ３は、この第１のタイミング信号
のロードによりＮビットレジスタ２の出力をＮビット並
列に読込み直列信号に変換され、第２図（Ｉ）に示す如
く、１ピント幅の第１のタイミング信号の最後時点よυ
、Ｎビットの信号の１ビツト目より第２図（へ）に示す
低速クロックに同期して順次出力される。スイッチＳＷ
２は現在は実線側が接続されているので、この出力が第
２図（財）に示す如く出力信号として出力される。一方
ＮビットＰ／Ｓ変換レジスタ３の出力はＮ／２ビツト遅
延レジスタ４に入力しＮ／２ピント遅延され、出力は第
２図（Ｊ）に示す如く第２図（Ｉ）のＮビット信号の１
番目のビット位置では前のＮビットの信号の翳＋１番目
のビットを出力するように彦っでいる。
又位相比較回路５の出力は第２図０に示すバースト信号
の期間を示す信号と第１．第２のタイミング信号とは時
間的に重なっていないので第２図Ｍに示す如くＬ”レベ
ルのｉｔである。
の期間を示す信号と第１．第２のタイミング信号とは時
間的に重なっていないので第２図Ｍに示す如くＬ”レベ
ルのｉｔである。
今第３図の（Ｇ）に示す如く第１のタイミング信号が第
３図０に示すバースト信号の期間を示す信号と時間的に
重なると、Ｎビットの並列信号ｅＮビットレジスタ２に
移す前にＮビットＰ／ｓ変換レジスタ３に読みこむこと
になるので、これを避ける為、位相比較回路５はこれを
判断し、出力より第３図■に示す如くＨレベルの信号を
出力し、スイッ−ＩＦ−８ＷＩ、ＳＷ２を点線側に切替
える。この時点よりスイッチＳＷ２を経て出力される出
方信号は、Ｎ／２ビツト遅延レジスタ４の出力である第
３図（、Ｊ）に示す信号となり第３図Ｍに示す如く、Ｎ
ビットＰ／Ｓ変換レジスタ３よりのＮ−１番日のビット
の出力の次のハ点はＮ番目のビットになるべきところが
、Ｎ／２ビツト遅延レジスタ４の出力であるＮ／２番目
のビットが出力され以後は順次Ｎ／２ビツト遅延レジス
タ４の出力が出力信号として出力されることになる。こ
の誤った信号の出力は第３図（６）のイに示す第２のタ
イミング信号がロード信号となり第３図Ｍの口に示す位
置よりＮビット信号の１番目より順次出力され正常にな
る迄続く。
３図０に示すバースト信号の期間を示す信号と時間的に
重なると、Ｎビットの並列信号ｅＮビットレジスタ２に
移す前にＮビットＰ／ｓ変換レジスタ３に読みこむこと
になるので、これを避ける為、位相比較回路５はこれを
判断し、出力より第３図■に示す如くＨレベルの信号を
出力し、スイッ−ＩＦ−８ＷＩ、ＳＷ２を点線側に切替
える。この時点よりスイッチＳＷ２を経て出力される出
方信号は、Ｎ／２ビツト遅延レジスタ４の出力である第
３図（、Ｊ）に示す信号となり第３図Ｍに示す如く、Ｎ
ビットＰ／Ｓ変換レジスタ３よりのＮ−１番日のビット
の出力の次のハ点はＮ番目のビットになるべきところが
、Ｎ／２ビツト遅延レジスタ４の出力であるＮ／２番目
のビットが出力され以後は順次Ｎ／２ビツト遅延レジス
タ４の出力が出力信号として出力されることになる。こ
の誤った信号の出力は第３図（６）のイに示す第２のタ
イミング信号がロード信号となり第３図Ｍの口に示す位
置よりＮビット信号の１番目より順次出力され正常にな
る迄続く。
即ち第３図Ｍのハ２ロ点間は誤った信号が出力されるこ
とになる。
とになる。
このように、この従来の速度変換回路では、第１又１−
１第２のタイミング信号と、バースト信号の期間を示す
信号と時間的に重なった場合、順番の違った誤った信号
が出力される欠点がある。
１第２のタイミング信号と、バースト信号の期間を示す
信号と時間的に重なった場合、順番の違った誤った信号
が出力される欠点がある。
（Ｃ）発明の目的
本発明の目的は上記の欠点に鑑み、第１又は第２のタイ
ミング信号がバースト信号の期間を示す信号と時間的に
重なっても順番通りの信号を出力出来誤った信号を出力
しない速度変換回路の提供にある。
ミング信号がバースト信号の期間を示す信号と時間的に
重なっても順番通りの信号を出力出来誤った信号を出力
しない速度変換回路の提供にある。
（ｄ）発明の構成
本発明は上記の目的を達成するために、Ｎビットのバー
スト信号を、Ｎビットの°バースト信号の期間１示す信
号及び高速クロックに同期して直並列変換レジスタにて
Ｎビットの並列信号に変換され、この変換された信号は
、低速クロック及びＮビットの低速信号の先頭を示す信
号に同期し１ビツト幅の第１のタイミング信号にて、第
１の並直列変換レジスタによシ低速直列Ｎビットの信号
に変換出力され選択器に入力すると共に該第１のタイミ
ング信号よりＮ／２ビツト遅れた１ビツト幅の第２のタ
イミング信号にて、第２の並直列変換レジスタによりＮ
／２ビツト遅れた低速直列Ｎビットの信号に変換され更
にＮ／２ビツト遅延レジスタに入力することによυＮＮ
ピットれた低速直列Ｎビットの信号とされ訪選択器に入
力し、該選択器にて該第１の並直列変換レジスタの出力
と該Ｎ／２ビツト遅延レジスタの出力のいづれかを選択
して出力信号とするが、訪Ｎビットのバースト信号の期
間を示す信号と該第１のタイミング信号又は該第２のタ
イミング信号がタイミング的に重なった場合は、該第１
又は第２のタイミング信号の１ビツトの幅だけ遅れて選
択を切替えるようにしたことを特徴とする。
スト信号を、Ｎビットの°バースト信号の期間１示す信
号及び高速クロックに同期して直並列変換レジスタにて
Ｎビットの並列信号に変換され、この変換された信号は
、低速クロック及びＮビットの低速信号の先頭を示す信
号に同期し１ビツト幅の第１のタイミング信号にて、第
１の並直列変換レジスタによシ低速直列Ｎビットの信号
に変換出力され選択器に入力すると共に該第１のタイミ
ング信号よりＮ／２ビツト遅れた１ビツト幅の第２のタ
イミング信号にて、第２の並直列変換レジスタによりＮ
／２ビツト遅れた低速直列Ｎビットの信号に変換され更
にＮ／２ビツト遅延レジスタに入力することによυＮＮ
ピットれた低速直列Ｎビットの信号とされ訪選択器に入
力し、該選択器にて該第１の並直列変換レジスタの出力
と該Ｎ／２ビツト遅延レジスタの出力のいづれかを選択
して出力信号とするが、訪Ｎビットのバースト信号の期
間を示す信号と該第１のタイミング信号又は該第２のタ
イミング信号がタイミング的に重なった場合は、該第１
又は第２のタイミング信号の１ビツトの幅だけ遅れて選
択を切替えるようにしたことを特徴とする。
即ち第１の並直列変換レジスタより出力するビットより
、Ｎ／２ビツト遅延レジスタよりの出力をＮビット遅延
させておき、１ビツト幅の第１のタイミング信号又は第
２のタイミング信号がバースト信号の期間を示す信号と
時間的に重なった場合、該第１又は第２のタイミング信
号の１ビツト幅だけ遅れて出力の切替えを行うようにし
て順番通シの信号を出力するようにしている。
、Ｎ／２ビツト遅延レジスタよりの出力をＮビット遅延
させておき、１ビツト幅の第１のタイミング信号又は第
２のタイミング信号がバースト信号の期間を示す信号と
時間的に重なった場合、該第１又は第２のタイミング信
号の１ビツト幅だけ遅れて出力の切替えを行うようにし
て順番通シの信号を出力するようにしている。
（＋１１） 発明の実施例
以下本発明の一実施例につき図に従って説明する。
第４図は本発明の実施例の速度変換回路のブロック図、
第５図は第４図の各点の内容を示すタイムチャートであ
り、囚〜（へ）は第４図のａ −ｎ点に対応している。
第５図は第４図の各点の内容を示すタイムチャートであ
り、囚〜（へ）は第４図のａ −ｎ点に対応している。
第４図中第１図と同一機能のものは同一記号で示し、７
はＮピッ）Ｓ／Ｐ変換レジスタ、８，９はＮビット変換
レジスタ、１０はＮ／２ビツト遅延レジスタ、１１はフ
リップフロップ（以下ＦＦＶと称す）、ＳＷ３はスイッ
チを示す。又以下のものはＰＣＭ端局装置の各回路よシ
得られる。
はＮピッ）Ｓ／Ｐ変換レジスタ、８，９はＮビット変換
レジスタ、１０はＮ／２ビツト遅延レジスタ、１１はフ
リップフロップ（以下ＦＦＶと称す）、ＳＷ３はスイッ
チを示す。又以下のものはＰＣＭ端局装置の各回路よシ
得られる。
高速クロックはタイミング回路より、バースト信号の期
間を示す信号は同期回路より、低速クロック及びＮビッ
トの低速信号の先頭を示す信号はクロック発生器よシ得
られる。
間を示す信号は同期回路より、低速クロック及びＮビッ
トの低速信号の先頭を示す信号はクロック発生器よシ得
られる。
動作を説明すると、第５図■に示すＮビットのバースト
信号は、ＮビットのＳ／Ｐ変換レジスタ７に、第５図０
に示すバースト信号の期間を示す信号がロードされるこ
とによυ第５図囚に示す高速クロック信号に同期して入
力され、第５図Ωに示す如くＮビットの並列信号に変換
され出力され続ける。一方従来例で説明したと同じく第
５図（へ）に示す低速クロック及び第５図■に示すＮビ
ットの低速信号の先頭を示す信号（１ビツト幅でも数ビ
ツト幅でもよい）はタイミング発生回路６に入力し、該
低速クロック及びＮビットの低速信号の先頭を示す信号
に同期した第５図（ト）に示す１ビツト幅の第１のタイ
ミング信号及び第５図（０に示す該第１のタイミング信
号よりＮ／２ビツト遅れた１ビツト幅の第２のタイミン
グ信号を作成し、位相比較回路５に入力さすと共にＮピ
ッ）Ｐ／Ｓ変換レジスタ８，９の各々のロード信号とし
て入力する。
信号は、ＮビットのＳ／Ｐ変換レジスタ７に、第５図０
に示すバースト信号の期間を示す信号がロードされるこ
とによυ第５図囚に示す高速クロック信号に同期して入
力され、第５図Ωに示す如くＮビットの並列信号に変換
され出力され続ける。一方従来例で説明したと同じく第
５図（へ）に示す低速クロック及び第５図■に示すＮビ
ットの低速信号の先頭を示す信号（１ビツト幅でも数ビ
ツト幅でもよい）はタイミング発生回路６に入力し、該
低速クロック及びＮビットの低速信号の先頭を示す信号
に同期した第５図（ト）に示す１ビツト幅の第１のタイ
ミング信号及び第５図（０に示す該第１のタイミング信
号よりＮ／２ビツト遅れた１ビツト幅の第２のタイミン
グ信号を作成し、位相比較回路５に入力さすと共にＮピ
ッ）Ｐ／Ｓ変換レジスタ８，９の各々のロード信号とし
て入力する。
ＮビットのＰ／Ｓ変換レジスタ８，９は、各々第１のタ
イミング信号筒２のタイミング信号がロードされること
によりＮビットＳ／Ｐ変換レジスタ７の出力を第５図（
へ）に示す低速クロックに同期して読込み、Ｎビットの
Ｐ／Ｓ変換レジスタ８よりは第５図０に示す如く第１の
タイミング信号の最後より、Ｎビットの信号の第１ビツ
トより順次出力する。ＮビットのＰ／Ｓ変換レジスタ９
よりは、第２のタイミング信号が第１のタイミング信号
よ！ＯＮ／２ビット遅れているので、第２図■）に示す
如くＮビット変換レジスタ８の出力よりＮ／２ビツト遅
れた信号を出力し、Ｎ／２ビツト遅延しジスタ１０に入
力し更にＮ／２ビツト遅延され合計Ｎビット遅延され、
第５図（Ｊ）に示す如く、ＮビットＰ／Ｓ変換レジスタ
８よりの出力よ＃）Ｎビット遅れた信号がＮ／２ビ長ト
遅延レジスタ１０より出力される。今例えば第１のタイ
ミング信号が第５図０と（ト）を見れば判るように、バ
ースト信号の期間を示す信号と時間的に重々つたとする
と、位相比較回路５は重々つた時点で第５図（６）に示
す如く″Ｈルベルの信号ｆ：ＦＦ１１に出力する。
イミング信号筒２のタイミング信号がロードされること
によりＮビットＳ／Ｐ変換レジスタ７の出力を第５図（
へ）に示す低速クロックに同期して読込み、Ｎビットの
Ｐ／Ｓ変換レジスタ８よりは第５図０に示す如く第１の
タイミング信号の最後より、Ｎビットの信号の第１ビツ
トより順次出力する。ＮビットのＰ／Ｓ変換レジスタ９
よりは、第２のタイミング信号が第１のタイミング信号
よ！ＯＮ／２ビット遅れているので、第２図■）に示す
如くＮビット変換レジスタ８の出力よりＮ／２ビツト遅
れた信号を出力し、Ｎ／２ビツト遅延しジスタ１０に入
力し更にＮ／２ビツト遅延され合計Ｎビット遅延され、
第５図（Ｊ）に示す如く、ＮビットＰ／Ｓ変換レジスタ
８よりの出力よ＃）Ｎビット遅れた信号がＮ／２ビ長ト
遅延レジスタ１０より出力される。今例えば第１のタイ
ミング信号が第５図０と（ト）を見れば判るように、バ
ースト信号の期間を示す信号と時間的に重々つたとする
と、位相比較回路５は重々つた時点で第５図（６）に示
す如く″Ｈルベルの信号ｆ：ＦＦ１１に出力する。
ＦＦＩ １はこの信号を受けると第５図■に示す如く、
次の第５図（へ）に示す低速クロックの立上りにて”Ｈ
”レベルの信号を出力しスイッチＳＷ３を実線側より点
線側に切替える。即ち重なった時点より、第１のタイミ
ング信号の幅と等しい、１ビツト遅れて切替えられるの
で、従って出力信号としては第５図Ｍに示す如くＮ番目
のビットの次には１番目のビットが出力されることにな
り順番通りの信号が出力される。
次の第５図（へ）に示す低速クロックの立上りにて”Ｈ
”レベルの信号を出力しスイッチＳＷ３を実線側より点
線側に切替える。即ち重なった時点より、第１のタイミ
ング信号の幅と等しい、１ビツト遅れて切替えられるの
で、従って出力信号としては第５図Ｍに示す如くＮ番目
のビットの次には１番目のビットが出力されることにな
り順番通りの信号が出力される。
以上は第１のタイミング信号がバースト信号の期間を示
す信号と重なった場合で説明したが、第２のタイミング
信号がバースト信号の期間を示す信号と重なった場合は
、Ｎ／２番目のビットの次にＮ／２−ｚ番目のビットが
出力されるようになりやはり順番通りの信号が出力され
る。
す信号と重なった場合で説明したが、第２のタイミング
信号がバースト信号の期間を示す信号と重なった場合は
、Ｎ／２番目のビットの次にＮ／２−ｚ番目のビットが
出力されるようになりやはり順番通りの信号が出力され
る。
尚この場合切替えられて出力する信号はＮビット目の次
にこのＮビット信号の１番目のビットが出力されたりＮ
／２番目のビットの次に前のＮビット信号のＮ／２＋１
番目のビットが出力されたりするがこれはＰＣＭ通信方
式の場合は順番が合っておればＰＣＭ信号は殆んど変化
がないので、この方法で問題はない。
にこのＮビット信号の１番目のビットが出力されたりＮ
／２番目のビットの次に前のＮビット信号のＮ／２＋１
番目のビットが出力されたりするがこれはＰＣＭ通信方
式の場合は順番が合っておればＰＣＭ信号は殆んど変化
がないので、この方法で問題はない。
（ｆ） 発明の効果
以上詳細に説明せる如く本発明によれば、第１又は第２
のタイミング信号がバースト信号の期間を示す信号と重
なった場合でも順番通りの信号を出力出来、誤った信号
を出力しない速度変換回路が得られる効果がある。
のタイミング信号がバースト信号の期間を示す信号と重
なった場合でも順番通りの信号を出力出来、誤った信号
を出力しない速度変換回路が得られる効果がある。
第１図は従来例の速度変換回路のブロック図、第２図第
３図は第１図の回路の各点の内容を示すタイムチャート
、第４図は本発明の実施例の速度変換回路のブロック図
、第５図は第４図の回路の各点の内容を示すタイムチャ
ートである。 図中１，７はＮビット直並列変換レジスタ、２はＮビッ
トレジスタ、３，８．９はＮビット並直列変換レジスタ
、４．１０はＮ／２ピント遅延レジスタ、５は位相比較
回路、６はタイミング信号発生回路、１１はフリップフ
ロツプを示す。 寥 １ 日 ＾）＾へ （の リ ロ 旧 ＬＬ ＋ Ｑ リ リ ａ 已 ！：！、 む 。 −−− ”ＣＣｌ２ ０Ｑ Ｌｕ
３図は第１図の回路の各点の内容を示すタイムチャート
、第４図は本発明の実施例の速度変換回路のブロック図
、第５図は第４図の回路の各点の内容を示すタイムチャ
ートである。 図中１，７はＮビット直並列変換レジスタ、２はＮビッ
トレジスタ、３，８．９はＮビット並直列変換レジスタ
、４．１０はＮ／２ピント遅延レジスタ、５は位相比較
回路、６はタイミング信号発生回路、１１はフリップフ
ロツプを示す。 寥 １ 日 ＾）＾へ （の リ ロ 旧 ＬＬ ＋ Ｑ リ リ ａ 已 ！：！、 む 。 −−− ”ＣＣｌ２ ０Ｑ Ｌｕ
Claims (1)
- 高速クロックに同期したＮビットのバースト信号を低速
クロックに同期したＮビットの信号に変換する速度変換
回路において、該Ｎビットのバースト信号を、Ｎビット
のバースト信号の期間を示す信号及び該高速クロックに
同期して直並列変換レジスタにてＮビットの並列信号に
変換され、この変換された信号は、該低速クロック及び
Ｎビットの低速信号の先頭を示す信号に同期した１ビツ
ト幅の第１のタイミング信号にて、第１の並直列変換レ
ジスタにより低速直列Ｎビットの信号に変換出力され選
択器に入力すると共に該第１のタイミング信号よりＮ／
２ビツト遅れた１ビツト幅の第２のタイミング信号にて
、第２の並直列変換レジスタによりＮ／２ビツト遅れた
低速直列Ｎビットの信号に変換され更にＮ／２ピツト遅
延レジスタに入力することによりＮビット遅れた低速直
列Ｎビットの信号とされ該選択器に入力し、該選択器に
て該第１の並直列変換レジスタの出力と該Ｎ／２ピ、ト
遅延レジスタの出力のいづれかを選択して出力信号とす
るが、該Ｎビットのバースト信号の期間を示す信号と該
第１のタイミング信号又は該第２のタイミング信号がタ
イミング的に重りつた場合は、該第１又は第２のタイミ
ング信号の１ビツトのＴだけ遅れて選択を切替えるよう
にしたことを特徴とする速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039484A JPS60214134A (ja) | 1984-04-09 | 1984-04-09 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039484A JPS60214134A (ja) | 1984-04-09 | 1984-04-09 | 速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214134A true JPS60214134A (ja) | 1985-10-26 |
Family
ID=13430182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7039484A Pending JPS60214134A (ja) | 1984-04-09 | 1984-04-09 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214134A (ja) |
-
1984
- 1984-04-09 JP JP7039484A patent/JPS60214134A/ja active Pending
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