JPH018028Y2 - - Google Patents
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- Publication number
- JPH018028Y2 JPH018028Y2 JP1984085813U JP8581384U JPH018028Y2 JP H018028 Y2 JPH018028 Y2 JP H018028Y2 JP 1984085813 U JP1984085813 U JP 1984085813U JP 8581384 U JP8581384 U JP 8581384U JP H018028 Y2 JPH018028 Y2 JP H018028Y2
- Authority
- JP
- Japan
- Prior art keywords
- shift
- shift register
- group
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Shift Register Type Memory (AREA)
Description
【考案の詳細な説明】
〈技術分野〉
本考案は直列入力データを並列出力として導出
する直列並列変換回路の改良に関するもので、特
にはｋビツトの入力データを変換するかｋビツト
の内の選択されたビツトの入力データを変換する
かを切換えて出力信号を形成することができる回
路である。
する直列並列変換回路の改良に関するもので、特
にはｋビツトの入力データを変換するかｋビツト
の内の選択されたビツトの入力データを変換する
かを切換えて出力信号を形成することができる回
路である。
〈従来技術〉
従来から用いられているｋビツト入力における
直列並列変換回路を第２図ａに、同回路を説明す
るためのタイミングチヤートを第２図ｂに示す。
直列並列変換回路を第２図ａに、同回路を説明す
るためのタイミングチヤートを第２図ｂに示す。
従来のこの種の変換回路は、ｍ段シフトレジス
タSi1〜Sinをｋ群（Si1〜Sin，ｉ＝１〜ｋ）設け、
各シフトレジスタの出力端に接続されたｎ個（ｎ
＝ｍ×ｋ）のラツチ回路L1〜Loを設けて構成さ
れ、ｋビツトの入力データのDI1〜DIkを各群の
初段シフトレジスタSi1（ｉ＝１〜ｋ）に与えてシ
フトパルスφによりデータをシフトレジスタに入
力し、入力された各ビツトのデータは全シフトレ
ジスタに共通に与えられたシフトパルスφに同期
して順次同一群内のシフトレジスタを転送され
る。シフトレジスタを転送されたデータはラツチ
パルスＬが与えられることによりラツチ回路L1
〜Loにラツチされ、出力端Q1〜Qoから出力信号
として導出される。
タSi1〜Sinをｋ群（Si1〜Sin，ｉ＝１〜ｋ）設け、
各シフトレジスタの出力端に接続されたｎ個（ｎ
＝ｍ×ｋ）のラツチ回路L1〜Loを設けて構成さ
れ、ｋビツトの入力データのDI1〜DIkを各群の
初段シフトレジスタSi1（ｉ＝１〜ｋ）に与えてシ
フトパルスφによりデータをシフトレジスタに入
力し、入力された各ビツトのデータは全シフトレ
ジスタに共通に与えられたシフトパルスφに同期
して順次同一群内のシフトレジスタを転送され
る。シフトレジスタを転送されたデータはラツチ
パルスＬが与えられることによりラツチ回路L1
〜Loにラツチされ、出力端Q1〜Qoから出力信号
として導出される。
上記構成からなる直列並列変換回路では、ｋビ
ツト入力データが直列並列変換されて出力される
ものの、複数段のシフトレジスタが設けられてい
るにも拘わらず、例えば選択された１ビツト直列
入力データを並列出力として導出することができ
ず、回路が有効活用されているとはいえなかつ
た。
ツト入力データが直列並列変換されて出力される
ものの、複数段のシフトレジスタが設けられてい
るにも拘わらず、例えば選択された１ビツト直列
入力データを並列出力として導出することができ
ず、回路が有効活用されているとはいえなかつ
た。
〈考案の目的〉
本考案は上記従来回路の問題点に鑑みてなされ
たもので、簡単なスイツチング回路を付加するこ
とによつて、シフトレジスタを有効に利用して回
路の高機能化を図つた直列並列変換回路を提供す
る。
たもので、簡単なスイツチング回路を付加するこ
とによつて、シフトレジスタを有効に利用して回
路の高機能化を図つた直列並列変換回路を提供す
る。
〈実施例〉
第１図ａは本考案による一実施例を示す回路ブ
ロツク図、同図ｂ及びｃは同実施例の動作を説明
するためのタイミングチヤートである。
ロツク図、同図ｂ及びｃは同実施例の動作を説明
するためのタイミングチヤートである。
ｎ個（ｎ＝ｋ×ｍ）のシフトレジスタS11〜Skn
は、ｍ段シフトレジスタを単位としてｋ群設けら
れ、各シフトレジスタS11〜Skoの出力端にはラツ
チ回路L1〜Loが接続され、該ラツチ回路L1〜Lo
から後述する如く並列出力信号Q1〜Qoが導出さ
れる。
は、ｍ段シフトレジスタを単位としてｋ群設けら
れ、各シフトレジスタS11〜Skoの出力端にはラツ
チ回路L1〜Loが接続され、該ラツチ回路L1〜Lo
から後述する如く並列出力信号Q1〜Qoが導出さ
れる。
各群の初段シフトレジスタSi1（ｉ＝１〜ｋ）と
ｋビツトデータ入力端DI1〜DIkとの間には第１
又は第２モード切換スイツチＡ又はＢが接続され
ている。ｋビツトデータ入力端DI1〜DIkの内、
選択されたビツト、本実施例では第１番目の入力
端DI1に対しては、該１ビツト入力端における入
力データを直列並列変換処理して出力させるた
め、第１ビツト入力端DI1と各群の初段シフトレ
ジスタSi1（ｉ＝２〜ｋ）間に、モード選択信号Ｍ
で入力端DI1のデータを共通して与えるための第
１モード切換スイツチＡが夫々接続されている。
ｋビツト入力端の内非選択ビツト入力端DI2〜
DIkと、各群の初段シフトレジスタSi1（ｉ＝２〜
ｋ）間には夫々第２モード切換スイツチＢが接続
され、非モード選択信号で各非選択ビツト入力
端DI2〜DIkのデータを対応する群の初段シフト
レジスタSi1（ｉ＝２〜ｋ）に与える。
ｋビツトデータ入力端DI1〜DIkとの間には第１
又は第２モード切換スイツチＡ又はＢが接続され
ている。ｋビツトデータ入力端DI1〜DIkの内、
選択されたビツト、本実施例では第１番目の入力
端DI1に対しては、該１ビツト入力端における入
力データを直列並列変換処理して出力させるた
め、第１ビツト入力端DI1と各群の初段シフトレ
ジスタSi1（ｉ＝２〜ｋ）間に、モード選択信号Ｍ
で入力端DI1のデータを共通して与えるための第
１モード切換スイツチＡが夫々接続されている。
ｋビツト入力端の内非選択ビツト入力端DI2〜
DIkと、各群の初段シフトレジスタSi1（ｉ＝２〜
ｋ）間には夫々第２モード切換スイツチＢが接続
され、非モード選択信号で各非選択ビツト入力
端DI2〜DIkのデータを対応する群の初段シフト
レジスタSi1（ｉ＝２〜ｋ）に与える。
シフトレジスタのシフト動作を制御するシフト
パルスはタイミング制御回路（図示せず）から与
えられるが、選択されたモードに対応して切換え
られる。即ちタイミング制御回路は基準クロツク
φを出力すると共に、該基準クロツクφからｋ個
毎にクロツク信号を抜き出して位相が順次異なる
ｋ種類のシフトパルスφ1〜φkを形成し、切換え
られた上記モードの内容に対応してシフトレジス
タに与えられる。第１モード選択スイツチＡが導
通する状態ではシフトパルスφ1〜φkが対応する
群のシフトレジスタに共に入力され、第２モード
切換スイツチＢが導通する状態でクロツクパルス
φが全シフトレジスタに共通に与えられる。
パルスはタイミング制御回路（図示せず）から与
えられるが、選択されたモードに対応して切換え
られる。即ちタイミング制御回路は基準クロツク
φを出力すると共に、該基準クロツクφからｋ個
毎にクロツク信号を抜き出して位相が順次異なる
ｋ種類のシフトパルスφ1〜φkを形成し、切換え
られた上記モードの内容に対応してシフトレジス
タに与えられる。第１モード選択スイツチＡが導
通する状態ではシフトパルスφ1〜φkが対応する
群のシフトレジスタに共に入力され、第２モード
切換スイツチＢが導通する状態でクロツクパルス
φが全シフトレジスタに共通に与えられる。
上記構成からなる構成において、モード選択信
号Ｍが与えられることにより、データは入力端
DI1を通してのみ入力され、シフトパルスφ1〜φk
によつて時分割で各群初段シフトレジスタS11〜
S1kに入力される。各シフトレジスタ群に入力さ
れたデータはシフトクロツクφ1〜φkに同期して
同一群内のシフトレジスタを順次移動する。最終
段シフトレジスタS1n〜Sknまでデータが転送され
た後、ラツチパルスＬにより各シフトレジスタ出
力はラツチ回路L1〜Loにラツチされ、出力信号
Q1〜Qoとして出力される。即ち１ビツト直列入
力データが並列変換されて出力される。
号Ｍが与えられることにより、データは入力端
DI1を通してのみ入力され、シフトパルスφ1〜φk
によつて時分割で各群初段シフトレジスタS11〜
S1kに入力される。各シフトレジスタ群に入力さ
れたデータはシフトクロツクφ1〜φkに同期して
同一群内のシフトレジスタを順次移動する。最終
段シフトレジスタS1n〜Sknまでデータが転送され
た後、ラツチパルスＬにより各シフトレジスタ出
力はラツチ回路L1〜Loにラツチされ、出力信号
Q1〜Qoとして出力される。即ち１ビツト直列入
力データが並列変換されて出力される。
次に非モード選択信号が与えられることによ
り、データ入力は入力端DI1〜DIkのｋビツトが
同時に入力され、対応する群のシフトレジスタに
入力される。この場合各群のシフトパルスは基準
のクロツクパルスφと同相になるようにタイミン
グ制御回路で制御されているため、各シフトレジ
スタ群に入力されたデータはクロツクφに同期し
て順次シフトする。各群の最終段シフトレジスタ
S1n〜Sknまでデータが移動した後、ラツチパルス
Ｌによりシフトレジスタ出力は対応するラツチ回
路L1〜Loにラツチされ出力信号Q1〜Qoとして出
力される。即ちｋビツト入力データを直列並列変
換した出力信号を形成し得る。尚上記変換回路に
おける動作はクロツクの立上りに同期する構成と
しても全く同様である。
り、データ入力は入力端DI1〜DIkのｋビツトが
同時に入力され、対応する群のシフトレジスタに
入力される。この場合各群のシフトパルスは基準
のクロツクパルスφと同相になるようにタイミン
グ制御回路で制御されているため、各シフトレジ
スタ群に入力されたデータはクロツクφに同期し
て順次シフトする。各群の最終段シフトレジスタ
S1n〜Sknまでデータが移動した後、ラツチパルス
Ｌによりシフトレジスタ出力は対応するラツチ回
路L1〜Loにラツチされ出力信号Q1〜Qoとして出
力される。即ちｋビツト入力データを直列並列変
換した出力信号を形成し得る。尚上記変換回路に
おける動作はクロツクの立上りに同期する構成と
しても全く同様である。
〈効果〉
以上本考案によれば、モード選択に対応してデ
ータ入力を切換えることができるスイツチ回路を
付加することにより、シフトレジスタを兼用して
１ビツト直列並列変換回路とｋビツト入力直列並
列変換回路を構成することができ、簡単な回路を
付加することによつて回路の機能を高めることが
でき、回路の応用範囲を拡大することができる。
ータ入力を切換えることができるスイツチ回路を
付加することにより、シフトレジスタを兼用して
１ビツト直列並列変換回路とｋビツト入力直列並
列変換回路を構成することができ、簡単な回路を
付加することによつて回路の機能を高めることが
でき、回路の応用範囲を拡大することができる。
第１図ａ，ｂ，ｃは本考案による一実施例を示
す回路ブロツク図及び動作を説明するためのタイ
ミングチヤート、第２図ａ，ｂは従来の回路を示
すブロツク図及びその動作を説明するためのタイ
ミングチヤートである。 S11〜Skn：シフトレジスタ、Ａ，Ｂ：モード切
換スイツチ、L1〜Lo：ラツチ回路、DI1〜DIk：
入力端、Q1〜Qo：出力端。
す回路ブロツク図及び動作を説明するためのタイ
ミングチヤート、第２図ａ，ｂは従来の回路を示
すブロツク図及びその動作を説明するためのタイ
ミングチヤートである。 S11〜Skn：シフトレジスタ、Ａ，Ｂ：モード切
換スイツチ、L1〜Lo：ラツチ回路、DI1〜DIk：
入力端、Q1〜Qo：出力端。
Claims (1)
- ｍ段シフトレジスタをｋ群設け、各シフトレジ
スタの出力端に並列出力を導出するためのラツチ
回路を接続し、各群の初段シフトレジスタとデー
タ入力端との間に、ｋビツトの入力データの各ビ
ツトデータをそれぞれ対応する各群の初段シフト
レジスタに入力するか、選択されたビツトの入力
データを各群の初段シフトレジスタに共通に入力
するかを切り換えるモード選択スイツチを設け、
該モード選択スイツチによるモード選択に対応し
て上記シフトレジスタにおける入力データのシフ
ト動作を制御するためのシフトパルスを切り換
え、前者モードのときは単一のシフトパルスを各
群のシフトレジスタに共通に供給し、後者モード
のときは位相が順次異なるｋ個のシフトパルスを
それぞれ対応する群のシフトレジスタに供給する
回路を設けてなることを特徴とする直列並列変換
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8581384U JPS611933U (ja) | 1984-06-08 | 1984-06-08 | 直列並列変換回路 |
| US06/740,219 US4672647A (en) | 1984-06-08 | 1985-06-03 | Serial data transfer circuits for delayed output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8581384U JPS611933U (ja) | 1984-06-08 | 1984-06-08 | 直列並列変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS611933U JPS611933U (ja) | 1986-01-08 |
| JPH018028Y2 true JPH018028Y2 (ja) | 1989-03-02 |
Family
ID=30636545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8581384U Granted JPS611933U (ja) | 1984-06-08 | 1984-06-08 | 直列並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS611933U (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427107B2 (ja) * | 1973-10-15 | 1979-09-07 |
-
1984
- 1984-06-08 JP JP8581384U patent/JPS611933U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS611933U (ja) | 1986-01-08 |
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