JPS60215236A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS60215236A JPS60215236A JP59072424A JP7242484A JPS60215236A JP S60215236 A JPS60215236 A JP S60215236A JP 59072424 A JP59072424 A JP 59072424A JP 7242484 A JP7242484 A JP 7242484A JP S60215236 A JPS60215236 A JP S60215236A
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- timing
- circuit
- bus
- data bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
何）産業上の利用分野
本発明は、データバスによって内部回路間のデータ転送
を行うマイクロコンピュータ゛に関する。
を行うマイクロコンピュータ゛に関する。
（ロ）従来技術
一般に、マイクロコンピュータに於いて、内部回路間、
例えば、所定のレジスタからアキニームレータにデータ
を転送する場合には、転送命令の実行により、内部に設
けられた複数ビットのデータバスを介して為される。従
来、データバスにデータを送出する場合、特開昭５５−
４４７００号公報の第２図に示される如く、内部クロッ
クＴ１〜Ｔ４から成るｌマシンサイクル中に、ＴＩ及び
Ｔ３のタイミングでデータバスを所定電位にプリチャー
ジし、次のタイミングＴ２及びＴ４に於いてデータバス
にデータを送出し、同時に所定の回路にそのデータを印
加していた。
例えば、所定のレジスタからアキニームレータにデータ
を転送する場合には、転送命令の実行により、内部に設
けられた複数ビットのデータバスを介して為される。従
来、データバスにデータを送出する場合、特開昭５５−
４４７００号公報の第２図に示される如く、内部クロッ
クＴ１〜Ｔ４から成るｌマシンサイクル中に、ＴＩ及び
Ｔ３のタイミングでデータバスを所定電位にプリチャー
ジし、次のタイミングＴ２及びＴ４に於いてデータバス
にデータを送出し、同時に所定の回路にそのデータを印
加していた。
この様なマイクロコンビエータに於いて、例えば、Ａの
、レジスタからＢのレジスタにデータを転送する転送命
令が実行されると、命令を解読するインストラクション
デコーダからの制御信号によって、Ｔ２のタイミングで
Ａのレジスタのデータをデータバスに送り、同じタイミ
ングでＢのレジスタに取り込む動作を行うものとし、一
方、他の所定命令が実行されると、前半のＴＩ及びＴ２
のタイミングでデータバスを使用し、後半のＴ３及びＴ
４のタイミングで、外部あるいは他の回路ブロック等か
らデータバスに送出されたデータなＣのレジスタに取り
込む動作を行うものとする。この場合に、例えば、人の
レジスタからＣのレジスタにデータを転送する命令を実
行させる場合には、Ｃのレジスタにデータを取り込むタ
イミングＴ４を制御する制御信号の他に、人のレジスタ
がデータを送出するタイミングＴ２に合わせて、タイミ
ングＴ２でＣのレジスタにデータを取り込ませる制御信
号が必要となる。あるいは、人のレジスタのデータなり
のレジスタ及びＣのレジスタに共に転送する命令を実行
する場合には、データバスに送出されたデータがＴ３の
タイミングでプリチャージによって消えてしまうため、
Ｂのレジスタがデータを取り込むタイミングＴ２で人の
レジスタのデータを送出させる制御信号の他に、Ｃのレ
ジスタがデータを取り込むタイミングＴ４でＡのレジス
タ′のデータを送出させる制御信号が必要となる。
、レジスタからＢのレジスタにデータを転送する転送命
令が実行されると、命令を解読するインストラクション
デコーダからの制御信号によって、Ｔ２のタイミングで
Ａのレジスタのデータをデータバスに送り、同じタイミ
ングでＢのレジスタに取り込む動作を行うものとし、一
方、他の所定命令が実行されると、前半のＴＩ及びＴ２
のタイミングでデータバスを使用し、後半のＴ３及びＴ
４のタイミングで、外部あるいは他の回路ブロック等か
らデータバスに送出されたデータなＣのレジスタに取り
込む動作を行うものとする。この場合に、例えば、人の
レジスタからＣのレジスタにデータを転送する命令を実
行させる場合には、Ｃのレジスタにデータを取り込むタ
イミングＴ４を制御する制御信号の他に、人のレジスタ
がデータを送出するタイミングＴ２に合わせて、タイミ
ングＴ２でＣのレジスタにデータを取り込ませる制御信
号が必要となる。あるいは、人のレジスタのデータなり
のレジスタ及びＣのレジスタに共に転送する命令を実行
する場合には、データバスに送出されたデータがＴ３の
タイミングでプリチャージによって消えてしまうため、
Ｂのレジスタがデータを取り込むタイミングＴ２で人の
レジスタのデータを送出させる制御信号の他に、Ｃのレ
ジスタがデータを取り込むタイミングＴ４でＡのレジス
タ′のデータを送出させる制御信号が必要となる。
このように、１つおきのタイミンろデータバスがプリチ
ャージされるマイクロコンビ二一夕では、他の回路がデ
ータを取り込むタイミングに合わせてデータを送出する
ための制御信号が複数必要となり、特に、データの転送
を行えるレジスタ等の回路ブロックが多数ある場合には
、インストラクションデコーダから出力される制御信号
の本数が多くなり、また、システムクロックと組み合わ
されるゲート回路が複雑となる欠点があった。
ャージされるマイクロコンビ二一夕では、他の回路がデ
ータを取り込むタイミングに合わせてデータを送出する
ための制御信号が複数必要となり、特に、データの転送
を行えるレジスタ等の回路ブロックが多数ある場合には
、インストラクションデコーダから出力される制御信号
の本数が多くなり、また、システムクロックと組み合わ
されるゲート回路が複雑となる欠点があった。
（ハ）発明の目的
本発明は、上述した点に鑑みて為されたものであり、デ
ータの転送命令を実行する際に、データを送出するタイ
ミングとデータを取り込むタイミングとが異なりても転
送可能とすることにより、インストラクションデコーダ
から出力される制御信号を複数の命令で兼用し、その本
数を減少すると共に、ゲート回路を簡単にすることを目
的とする。
ータの転送命令を実行する際に、データを送出するタイ
ミングとデータを取り込むタイミングとが異なりても転
送可能とすることにより、インストラクションデコーダ
から出力される制御信号を複数の命令で兼用し、その本
数を減少すると共に、ゲート回路を簡単にすることを目
的とする。
に）発明の構成
本発明は各部回呻間のデータ転送を異なるタイミングに
より【行う複数ビットから成るデータバスと、該データ
バスにデータを転送する際に予め所定電位を印加するプ
リチャージ回路と、少なくともデータを転送する命令が
実行されたとき、命令を解読するインストラクションデ
コーダから出力される制御信号に基いて前記プリチャー
ジ回路の動作タイミングを制御するプリチャージ制御回
路と、前記データバスに接続され印加されたデータを保
持するデータ保持回路とを有し、データ転送命令が実行
されたとき、前記データバスがプリチャージされたタイ
ミングに連続したタイミングで前記データバスにデータ
を印加し、その後のタイミングで保持されたデータを所
定の回路に印加する構成である。
より【行う複数ビットから成るデータバスと、該データ
バスにデータを転送する際に予め所定電位を印加するプ
リチャージ回路と、少なくともデータを転送する命令が
実行されたとき、命令を解読するインストラクションデ
コーダから出力される制御信号に基いて前記プリチャー
ジ回路の動作タイミングを制御するプリチャージ制御回
路と、前記データバスに接続され印加されたデータを保
持するデータ保持回路とを有し、データ転送命令が実行
されたとき、前記データバスがプリチャージされたタイ
ミングに連続したタイミングで前記データバスにデータ
を印加し、その後のタイミングで保持されたデータを所
定の回路に印加する構成である。
（ホ）実施例
第１図は本発明の実施例を示すワンチップマイクロコン
ビーータの一部ブロック図である。デニタバス（１）は
、内部回路間のデータ転送を行う８ビツトの内部バスで
あり、プリチャージ回路（２）及びデータ保持回路（３
）が接続されている。プリチャージ回路（２）は、デー
タバス（１）の各ビットのラインと電源Ｖ０間に接続さ
れたＮチャンネルＭＯ８）：７ンジスタ（４）から成り
、ＭＯＳ）ランジツタ（４）の各ゲートにはデータバス
（１）のプリチャージのタイミングを制御する制御信号
ＰＲＥが共通に印加される。即ち、ＭＯＳトランジスタ
（４）がオンすると、データバス（１）の各ビットのラ
インはすべて電源ＶＤＤに引き上げられ、データ保持回
路（３）によって保持される。このデータバス（１）の
状態は８ビツトのデータｒＦＦＪ（１６進数）が送出さ
れた状態となっている。データ保持回路（３）は、デー
タバス（１）の各ビット毎に、出力が抵抗（５）を介し
て入力に帰還されたバッファ（６）が接続されて成り、
プリチャージによって引き上げられた電源■、を保持し
、また、データの転送時には、バスドライバがプリチャ
ージされたｖＤＩ）のレベルを送出するデータに応じて
接地レベルに引き下げることにより、データバス（１）
にデータが送出され、その電位がデータ保持回路（３）
に保持される。尚、バッファ（６）はインバータ２段で
構成される。
ビーータの一部ブロック図である。デニタバス（１）は
、内部回路間のデータ転送を行う８ビツトの内部バスで
あり、プリチャージ回路（２）及びデータ保持回路（３
）が接続されている。プリチャージ回路（２）は、デー
タバス（１）の各ビットのラインと電源Ｖ０間に接続さ
れたＮチャンネルＭＯ８）：７ンジスタ（４）から成り
、ＭＯＳ）ランジツタ（４）の各ゲートにはデータバス
（１）のプリチャージのタイミングを制御する制御信号
ＰＲＥが共通に印加される。即ち、ＭＯＳトランジスタ
（４）がオンすると、データバス（１）の各ビットのラ
インはすべて電源ＶＤＤに引き上げられ、データ保持回
路（３）によって保持される。このデータバス（１）の
状態は８ビツトのデータｒＦＦＪ（１６進数）が送出さ
れた状態となっている。データ保持回路（３）は、デー
タバス（１）の各ビット毎に、出力が抵抗（５）を介し
て入力に帰還されたバッファ（６）が接続されて成り、
プリチャージによって引き上げられた電源■、を保持し
、また、データの転送時には、バスドライバがプリチャ
ージされたｖＤＩ）のレベルを送出するデータに応じて
接地レベルに引き下げることにより、データバス（１）
にデータが送出され、その電位がデータ保持回路（３）
に保持される。尚、バッファ（６）はインバータ２段で
構成される。
プリチャージ制御回路（７）は、インストラクションデ
コーダ（８）から印加される制御信号で指示されるタイ
ミングでＭＯＳ）ランジツタ（４）を制御するものであ
り、制御信号ＰＲＥを出力するＯＲゲート（９）と、シ
ステムクロックＴＩＡ、Ｔ２Ａ、Ｔ３Ａを選択的にＯＲ
ゲート（９）を介して制御信号ＰＲＨに供給するＡＮＤ
ゲートａωａ１）α２と、ＡＮＤゲート（１１（１１）
（１２１を制御するためにインストラクションデコー／
（８）から所定の制御信号が複数各々印加されたＯＲゲ
ー） （１３ａ４）（１Ｇとから構成される。ここで用
いられるシステムクロックは、ｌマシンサイクルを構門
するＴＩ、Ｔ２．Ｔ３の３つの夕信ングの各々前半のタ
イミングＴＩＡ、Ｔ２Ａ、Ｔ３Ａが用いられ、データバ
ス（１）を使用する命令を実行する際に、その命令の実
行に都合の良いタイミングでデータバス（１）をプリチ
ャージするように、そあ命令の実行時にインストラクシ
ョンデコーダ（８）から出力される制御信号でシステム
クロックＴＩＡ。
コーダ（８）から印加される制御信号で指示されるタイ
ミングでＭＯＳ）ランジツタ（４）を制御するものであ
り、制御信号ＰＲＥを出力するＯＲゲート（９）と、シ
ステムクロックＴＩＡ、Ｔ２Ａ、Ｔ３Ａを選択的にＯＲ
ゲート（９）を介して制御信号ＰＲＨに供給するＡＮＤ
ゲートａωａ１）α２と、ＡＮＤゲート（１１（１１）
（１２１を制御するためにインストラクションデコー／
（８）から所定の制御信号が複数各々印加されたＯＲゲ
ー） （１３ａ４）（１Ｇとから構成される。ここで用
いられるシステムクロックは、ｌマシンサイクルを構門
するＴＩ、Ｔ２．Ｔ３の３つの夕信ングの各々前半のタ
イミングＴＩＡ、Ｔ２Ａ、Ｔ３Ａが用いられ、データバ
ス（１）を使用する命令を実行する際に、その命令の実
行に都合の良いタイミングでデータバス（１）をプリチ
ャージするように、そあ命令の実行時にインストラクシ
ョンデコーダ（８）から出力される制御信号でシステム
クロックＴＩＡ。
Ｔ２Ａ、Ｔ３Ａを選択している。特に、一つのレジスタ
から他の一つ、あるいは、複数のレジスタにデータ転送
する命令の場合には、インストラクションデコーダ（８
）から出力される制御信号を兼用化するために、一つの
タイミングでデータバス（１）をプリチャージするよう
にしている。即ち、データ転送命令が実行されたとき、
インストラクションデコーダ（８）から出力される制御
信号ＡＤ、ＢＤ、ＣＤ（この信号はデータを送り出す回
路ブロックを指定する信号である。）は、システムクロ
ックＴＩＡを選択するＯＲゲー）（１３に印加されてお
り、ＴＩＡのタイミングだけでデータバス（１）のプリ
チャージが為される。
から他の一つ、あるいは、複数のレジスタにデータ転送
する命令の場合には、インストラクションデコーダ（８
）から出力される制御信号を兼用化するために、一つの
タイミングでデータバス（１）をプリチャージするよう
にしている。即ち、データ転送命令が実行されたとき、
インストラクションデコーダ（８）から出力される制御
信号ＡＤ、ＢＤ、ＣＤ（この信号はデータを送り出す回
路ブロックを指定する信号である。）は、システムクロ
ックＴＩＡを選択するＯＲゲー）（１３に印加されてお
り、ＴＩＡのタイミングだけでデータバス（１）のプリ
チャージが為される。
一方、回路ブロックＡ（ｌｅ、回路ブロックＢ（１７）
、回路ブロックＣ（１８は、例えば８ビツトのレジスタ
であり、各々、出力ドライバ回路ａ’ａ（２Ｑａυ及び
入力ゲート回路器＠（財）を介してデータバス（１）と
接続される。出力、ドライバ回路（１９ｃＩｌＣ１ｔｌ
ｌＧ家、各々回路ブロックＡ（ｌｅ９．回路ブロックＢ
（１７）、回路ブロックＣ（１１１）の各ビットのデー
タに基いて、データバス（１）の各ビットを制御するも
のであり、データがｌ”の場合にはプリチャージされて
電源■。レベルにある状態をそのままとし、一方、デー
タが１０”の場合には電源ｖ、１ｌＩ）レベルを接地レ
ベルに強制的に引き下げ、データ保持回路（３）のバッ
ファ（６）を反転させ、そのデータを保持させる。また
、データバス（１）を駆動してデータを送出するタイミ
ングは、各々、制御信号ＯＡＤ、ＯＢＤ、ＯＣＤによっ
て制御される。制御信号ＯＡＤ、ＯＢＤ、ＯＣＤはｌマ
シンサイクルのタイミングＴＩの後半のタイミングＴＩ
Ｂで”１”となるシステムクロックＴＩＢの印加された
ＡＮＤゲート（ハ）（ハ）（５）の出力であり、ＡＮＤ
ゲート（ハ）＠（５）の他方の入力には、転送命令の実
行時に転送するデータの記憶された回路ブロックを指定
する制御信号ＡＤ、ＢＤ、ＣＤがインストラクションデ
コーダ（８）から印加される。
、回路ブロックＣ（１８は、例えば８ビツトのレジスタ
であり、各々、出力ドライバ回路ａ’ａ（２Ｑａυ及び
入力ゲート回路器＠（財）を介してデータバス（１）と
接続される。出力、ドライバ回路（１９ｃＩｌＣ１ｔｌ
ｌＧ家、各々回路ブロックＡ（ｌｅ９．回路ブロックＢ
（１７）、回路ブロックＣ（１１１）の各ビットのデー
タに基いて、データバス（１）の各ビットを制御するも
のであり、データがｌ”の場合にはプリチャージされて
電源■。レベルにある状態をそのままとし、一方、デー
タが１０”の場合には電源ｖ、１ｌＩ）レベルを接地レ
ベルに強制的に引き下げ、データ保持回路（３）のバッ
ファ（６）を反転させ、そのデータを保持させる。また
、データバス（１）を駆動してデータを送出するタイミ
ングは、各々、制御信号ＯＡＤ、ＯＢＤ、ＯＣＤによっ
て制御される。制御信号ＯＡＤ、ＯＢＤ、ＯＣＤはｌマ
シンサイクルのタイミングＴＩの後半のタイミングＴＩ
Ｂで”１”となるシステムクロックＴＩＢの印加された
ＡＮＤゲート（ハ）（ハ）（５）の出力であり、ＡＮＤ
ゲート（ハ）＠（５）の他方の入力には、転送命令の実
行時に転送するデータの記憶された回路ブロックを指定
する制御信号ＡＤ、ＢＤ、ＣＤがインストラクションデ
コーダ（８）から印加される。
一方、入力ゲート回路器（ハ）（財）は、制御信号ＳＴ
Ａ。
Ａ。
ＳＴＢ、８ＴＣ’のタイミングによって制御され、デー
タバス（１）に送出されたデータを取り込み回路７’ロ
ツクＡαｅ、回路ブロク、／Ｂ（ｌη、回路ブロックＣ
（１８１に記憶させる。制御信号ＳＴＡは、ｌマシンサ
イクルのタイミングＴ３の後半のタイミングＴ３Ｂに”
ｌ”となるシステムクロックＴ３Ｂと転送命令実行時に
回路ブロックＡａ６１を指定する制御信号ＳＴ３の印加
されたＡＮＤゲー）［の出力であり、Ｔ３Ｂのタイミン
グで入力ゲート回路（イ）を制御する。同じく、制御信
号８ＴＢは、システムクロックＴＩＢと回路ブロックＢ
（ｌηを指定する制御信号ＳＴＩの印加されたＡＮＤゲ
ート（至）の出力であり、ＴＩＢのタイミングで入力ゲ
ート回路（ハ）を制御し、また、制御信号ＳＴＣは、シ
ステムクロックＴ２Ｂと回路ブロックＣ餞を指定する制
御信号ＳＴ２が印加されたＡＮＤゲート（７）の出力で
あり、Ｔ２Ｂのタイミングで入力ゲート回路（財）を制
御する。
タバス（１）に送出されたデータを取り込み回路７’ロ
ツクＡαｅ、回路ブロク、／Ｂ（ｌη、回路ブロックＣ
（１８１に記憶させる。制御信号ＳＴＡは、ｌマシンサ
イクルのタイミングＴ３の後半のタイミングＴ３Ｂに”
ｌ”となるシステムクロックＴ３Ｂと転送命令実行時に
回路ブロックＡａ６１を指定する制御信号ＳＴ３の印加
されたＡＮＤゲー）［の出力であり、Ｔ３Ｂのタイミン
グで入力ゲート回路（イ）を制御する。同じく、制御信
号８ＴＢは、システムクロックＴＩＢと回路ブロックＢ
（ｌηを指定する制御信号ＳＴＩの印加されたＡＮＤゲ
ート（至）の出力であり、ＴＩＢのタイミングで入力ゲ
ート回路（ハ）を制御し、また、制御信号ＳＴＣは、シ
ステムクロックＴ２Ｂと回路ブロックＣ餞を指定する制
御信号ＳＴ２が印加されたＡＮＤゲート（７）の出力で
あり、Ｔ２Ｂのタイミングで入力ゲート回路（財）を制
御する。
即ち、回路ブロックＡ（１６１から回路ブロックＢ（ｌ
ηへのデータ転送命令が実行されると、インストラクシ
ョンデコーダ（８）はｌマシンサイクルの期間、制御信
号ＡＤ及びＳＴＩを出力し、また回路プロツクＢ（１７
）から回路ブロックＣ（１８１へのデータ転送命令が実
行されると、制御信号ＢＤ及びＳｒ２が出力される。更
に、回路ブロックＡ（１６）から回路ブロックＢ（ｌη
及び回路ブロックＣ（１１１９にデータ転送する命令が
実行されると、制御信号ＡＤ、ＳＴＩ、ＳＴ２が出力さ
れる。このように、データ転送命令はデータを送る回路
ブロックとデータを受け取る回路ブロックとを指示して
おり、その指示によってその回路ブロックを制御する信
号ＡＤ、ＢＤ、ＣＤ、あるいは、ＳＴＩ、Ｓｒ２、Ｓｒ
１が出力されるのである。尚、制御信号ＡＤ、ＢＤ、Ｃ
Ｄは、前述した如く、プリチャージ制御回路（７）のＯ
Ｒゲー）（１３にも印加される。
ηへのデータ転送命令が実行されると、インストラクシ
ョンデコーダ（８）はｌマシンサイクルの期間、制御信
号ＡＤ及びＳＴＩを出力し、また回路プロツクＢ（１７
）から回路ブロックＣ（１８１へのデータ転送命令が実
行されると、制御信号ＢＤ及びＳｒ２が出力される。更
に、回路ブロックＡ（１６）から回路ブロックＢ（ｌη
及び回路ブロックＣ（１１１９にデータ転送する命令が
実行されると、制御信号ＡＤ、ＳＴＩ、ＳＴ２が出力さ
れる。このように、データ転送命令はデータを送る回路
ブロックとデータを受け取る回路ブロックとを指示して
おり、その指示によってその回路ブロックを制御する信
号ＡＤ、ＢＤ、ＣＤ、あるいは、ＳＴＩ、Ｓｒ２、Ｓｒ
１が出力されるのである。尚、制御信号ＡＤ、ＢＤ、Ｃ
Ｄは、前述した如く、プリチャージ制御回路（７）のＯ
Ｒゲー）（１３にも印加される。
次に、データ転送のタイミングを第２図及び第３図を参
照して説明する。第２図は、回路ブロックＡ（ｌｅから
回路ブロックＣ餞へのデータ転送命令が実行された場合
のタイミング図である。この転送命令が実行されると、
前述した如く、インストラクションデコーダ（８）から
制御信号ＡＤ及びＳｒ２が１マシンサイクルの期間、ｌ
”となる。すると、プリチャージ制御回路（７）のＡＮ
Ｄグー）（ＩＱがタイミングＴＩＡの期間″ｌ”となる
システムクロックＴＩＡを選択して出力するため、デー
タバス（１）はＴＩＡのタイミングでプリチャージされ
、あたかもデータｒＦＦＪが送出された状態となる。
照して説明する。第２図は、回路ブロックＡ（ｌｅから
回路ブロックＣ餞へのデータ転送命令が実行された場合
のタイミング図である。この転送命令が実行されると、
前述した如く、インストラクションデコーダ（８）から
制御信号ＡＤ及びＳｒ２が１マシンサイクルの期間、ｌ
”となる。すると、プリチャージ制御回路（７）のＡＮ
Ｄグー）（ＩＱがタイミングＴＩＡの期間″ｌ”となる
システムクロックＴＩＡを選択して出力するため、デー
タバス（１）はＴＩＡのタイミングでプリチャージされ
、あたかもデータｒＦＦＪが送出された状態となる。
次いで、タイミングＴＩＢの期間″ｌ”となるシステム
クロックＴＩＢにより、制御信号ＯＡＤがＴＩＢのタイ
ミングでｇ″ｌ”となるため、出力ドライバ回路ａ唄１
回路ブロックＡ（１６１０Ａデータに基いてデータバス
（１）を駆動し、Ａデータを送出する。
クロックＴＩＢにより、制御信号ＯＡＤがＴＩＢのタイ
ミングでｇ″ｌ”となるため、出力ドライバ回路ａ唄１
回路ブロックＡ（１６１０Ａデータに基いてデータバス
（１）を駆動し、Ａデータを送出する。
送出されたＡデータはデータ保持回路（３）によって次
ニデータバス（１）がプリチャージされるまで保持され
る。そして、Ｔ２Ｂのタイミングになると、このとき１
１”となるシステムクロックＴ２ＢがＡＮＤゲート−か
ら制御信号ＳＴＣとして出力されゐため、Ｔ２Ｂのタイ
ミングで入力ゲート回路（財）がデータバス（１）Ｋ保
持されているＡデータを回路ブロックＣＱａｌに取り込
み記憶させる。
ニデータバス（１）がプリチャージされるまで保持され
る。そして、Ｔ２Ｂのタイミングになると、このとき１
１”となるシステムクロックＴ２ＢがＡＮＤゲート−か
ら制御信号ＳＴＣとして出力されゐため、Ｔ２Ｂのタイ
ミングで入力ゲート回路（財）がデータバス（１）Ｋ保
持されているＡデータを回路ブロックＣＱａｌに取り込
み記憶させる。
一方、第３図は、回路ブロックＢ（１７）から回路ブロ
ックＡ（ｌｅ９及び回、路ブロックＣＱ８１に同一デー
タな転送する命令を実行する場合のタイミング図である
。この命令が実行されると１マシンサイクルの期間、イ
ンストラクションデコーダ（８）は制御信号ＢＤ、ＳＴ
２、Ｓｒ１をｌ”とする。すると、プリチャージ制御回
路（７）のＡＮＤゲートαωはシステムクロックＴＩＡ
を選択して制御信号ＰＲＥとして出力するため、データ
バス（１）は、前述と同じ＜、ＴＩＡのタイミングでプ
リチャージされる。
ックＡ（ｌｅ９及び回、路ブロックＣＱ８１に同一デー
タな転送する命令を実行する場合のタイミング図である
。この命令が実行されると１マシンサイクルの期間、イ
ンストラクションデコーダ（８）は制御信号ＢＤ、ＳＴ
２、Ｓｒ１をｌ”とする。すると、プリチャージ制御回
路（７）のＡＮＤゲートαωはシステムクロックＴＩＡ
を選択して制御信号ＰＲＥとして出力するため、データ
バス（１）は、前述と同じ＜、ＴＩＡのタイミングでプ
リチャージされる。
次いで、ＴＩＢのタイミングでＡＮＤゲート（イ）から
システムクロックＴＩＢが制御信号ＯＢＤに出力され、
出力ドライバ回路（イ）はＢデータをデータバス（１）
に送出する。そして、Ｔ２Ｂのタイミングに於いて、シ
ステムクロックＴ２Ｂが制御信号ＳＴＣに出力され、入
力ゲート回路（至）がデータバス（１）のＢデータを取
り込み回路ブロックＣ（１８１に記憶させ、更に、Ｔ３
ＢのタイミングになるとシステムクロックＴ３Ｂが制御
信号８ＴＡに出力されるため入力ゲート回路器はデータ
バス（１）ＱＢデータを取り込み回路ブロックＡａｌｌ
Ｇに記憶させる。このように、データを掘出するタイミ
ングを一つのタイミングに固定しても、データバス（１
）に送出されたデータが保持されるため、異なるタイミ
ングでデータバス（１）からデータを取り込むことがで
きるのである。
システムクロックＴＩＢが制御信号ＯＢＤに出力され、
出力ドライバ回路（イ）はＢデータをデータバス（１）
に送出する。そして、Ｔ２Ｂのタイミングに於いて、シ
ステムクロックＴ２Ｂが制御信号ＳＴＣに出力され、入
力ゲート回路（至）がデータバス（１）のＢデータを取
り込み回路ブロックＣ（１８１に記憶させ、更に、Ｔ３
ＢのタイミングになるとシステムクロックＴ３Ｂが制御
信号８ＴＡに出力されるため入力ゲート回路器はデータ
バス（１）ＱＢデータを取り込み回路ブロックＡａｌｌ
Ｇに記憶させる。このように、データを掘出するタイミ
ングを一つのタイミングに固定しても、データバス（１
）に送出されたデータが保持されるため、異なるタイミ
ングでデータバス（１）からデータを取り込むことがで
きるのである。
（へ）発明の効果
上述の如く、本発明によれば、データ転送命令を実行す
るとき、データの送出を行うタイミングが一つで良いた
め、インストラクションデコーダから出力される制御信
号が複数の命令で兼用できるので、制御信号の本数が減
少すると共に、ゲート回路が簡単化される利点を布条る
。
るとき、データの送出を行うタイミングが一つで良いた
め、インストラクションデコーダから出力される制御信
号が複数の命令で兼用できるので、制御信号の本数が減
少すると共に、ゲート回路が簡単化される利点を布条る
。
第１図は本発明の実施例を示す一部ブロック図、第２＠
及び第３図はデータ転送命令を実行する場合のタイミン
グ図である。 °（ｌ）・・・データバス、 （２）・・・プリチャー
ジ回路、（３）・・・データ保持回路、 （７）・・・
プリチャージ制御回路、（８）・・・インストラクショ
ンデコーダ、住ｅ・・・回路ブロックＡ、（１？）・・
・回路ブロックＢ、（１帽・・回路ブロックｃ、（１９
（２１）（２υ・・・出力ドライバ回路、（２）（２３
）（財）・・・入力ゲート回路。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫
及び第３図はデータ転送命令を実行する場合のタイミン
グ図である。 °（ｌ）・・・データバス、 （２）・・・プリチャー
ジ回路、（３）・・・データ保持回路、 （７）・・・
プリチャージ制御回路、（８）・・・インストラクショ
ンデコーダ、住ｅ・・・回路ブロックＡ、（１？）・・
・回路ブロックＢ、（１帽・・回路ブロックｃ、（１９
（２１）（２υ・・・出力ドライバ回路、（２）（２３
）（財）・・・入力ゲート回路。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫
Claims (1)
- １、各部回路間のデータ転送を異なるタイミングによっ
て行う複数ビットから成るデータバスと、該データバス
にデータを転送する際に予め所定電位を印加するプリチ
ャージ回路と、少なくともデータを転送する命令が実行
されたとき、命令を解読するイントラクションデコーダ
から出力される制御信号に基いて前記プリチャージ回路
の動作タイミングを制御するプリチャージ制御回路と、
前記データバスに接続され印加されたデータを保持する
データ保持回路とを有し、データ転送命令が実行された
とき、前記データバスがプリチャージされたタイミング
に連続したタイミングで前記データバスにデータを印加
し、その後のタイミングで保持されたデータを所定の回
路に印加することを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072424A JPS60215236A (ja) | 1984-04-11 | 1984-04-11 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072424A JPS60215236A (ja) | 1984-04-11 | 1984-04-11 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60215236A true JPS60215236A (ja) | 1985-10-28 |
Family
ID=13488892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59072424A Pending JPS60215236A (ja) | 1984-04-11 | 1984-04-11 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60215236A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128630A (ja) * | 1973-04-09 | 1974-12-10 |
-
1984
- 1984-04-11 JP JP59072424A patent/JPS60215236A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128630A (ja) * | 1973-04-09 | 1974-12-10 |
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