JPS6021539A

JPS6021539A - 半導体装置の製造方法

Info

Publication number: JPS6021539A
Application number: JP58127986A
Authority: JP
Inventors: Shiro Suyama; 史朗陶山; Toshiaki Taniuchi; 利明谷内; Tadashi Serikawa; 正芹川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1983-07-15
Filing date: 1983-07-15
Publication date: 1985-02-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体装置の製造方法に係り、特に、。

高密度実装かつ高速動作を可能とする半導体装置。

の製造方法に関するものである。

〔発明の背景〕１）現在広く使用されている半導体装置は、半導体。

基板の上に相互に絶縁・分離された多数の半導体。

素子を有している。これらの素子を絶縁・分離す。

る方法（以下、これを素子分離法と呼ぶ）として。

は、酸化膜分離法が一般的に用いられている。　２Ｃ：
酸化膜分離法は、第１図に示す工程を経て行な゛われる
。まず、半導体基板１０を酸素雰囲気中で熱。

処理して酸化膜１１を形成し、この酸化膜１１上に窒。

化シリコン膜１２を堆積し、窒化シリコン膜１２」ユに
゛レジストパタン１３を形成する〔第１図（ａ）〕。次
に、”このレジストパタン１３をマスクとして窒化シリ
コ。

ン膜］２．酸化膜１１のエツチングを行なった後、し゛
シストパタン１３を除去する〔図ｔｂｌＬ　この半導体
゛基板を、温度１０００℃前後の酸素雰囲気中で数時間
乃至数十時間熱処理する〔図（Ｃ）〕。この際、窒化１
゛１シリコン膜１２で覆われていない半導体基板表面に
・は、酸素との反応により酸化膜１４が形成される。・
しかし、窒化シリコン膜は酸素の貫通を良く防ぐ・特性
を有しているため、窒化シリコン膜が存在す・る部分の
半導体基板表面の酸化を防ぐことができ１）る。この結
果、半導体基板表面の選択的な酸化が。

行なえる。その後、窒化シリコン膜１２を除去し　・〔
図ｔｄｌ）、そして窒化シリコン膜１２が存在した半導
体基板領域に半導体素子を形成する。これらの各・素子
は酸化膜１４により絶縁・分離される。その後”％１所
定の素子の間を結線し、半導体装置の製造を終。

る。

上記した酸化膜分離法の分離特性を改善する目゛的で、
第１図ｆａｔの工程とｆｂｌの工程の間に、レジス。

ドパタン１３をマスクとして所定の極性を有する不５純
物をイオン注入する工程を導入することも広く。

採用されている。しかしながら、これらの酸化膜゛分離
法には、（１）素子分離領域に酸化膜を用いてい゛るた
め、比誘電率が４程度と太き（、配線容量の゛増大をも
たらし、半導体装置の高速化が図れない１（：（２）窒
化シリコン膜１２の端部より酸化膜１１中に酸素・が拡
散し、この酸素が半導体基板１０と反応し、半・導体基
板１０が横方向にも酸化され、その結果、素・予分離領
域幅が著しく太き（なり、半導体装置の・高密度化が困
難となり、また、このために配線が１１長尺となり、半
導体装置の動作速度の向上も図れ。

ない、という問題があった。

以上述べてきたように、従来の素子分離法では・。

素子の微細化や半導体装置の高密度化ができない・ばか
りでなく、動作速度の向上が図れない問題点２０があっ
た。

〔発明の目的〕

本発明の目的は、従来技術での」−記した問題点゛を解
決し、低い比誘電率を有する９幅が小さくか゛つ深い素
子分離領域を形成する工程とすることに５より、高密度
実装と高速動作を可能とする半導体装置を製造する製造
方法を提供することにある。。

〔発明の概要〕

本発明の特徴は、半導体基板の表面上に所望の゛パタン
を有する膜を形成する工程と、この所望パ０タンを有す
る膜をマスクとして上記半導体基板を・異方性エツチン
グし引き続（上記膜の除去により・断面形状がほぼ矩形
の溝部を上記半導体基板に形・成する工程と、この溝部
の底面と側壁面及び上記・半導体基板露出面上に第１の
絶縁膜を形成する工１）程と、この第１の絶縁膜を異方
性エツチングによ。

り上記溝部の底面部と、側壁部のうちの底面に近。

い部分とだけを残存させて除去する工程と、この・溝部
を有する半導体基板上に第２の絶縁膜を堆積して上記溝
部に中空の空隙を残してその開口部ヲ（（第２の絶縁膜
で埋め込み次いでこの埋め込み部以。

外の半導体基板上の第２の絶縁膜をエツチング除。

去する工程とを含む製造法とするにある。　。

〔発明の実施例〕

以下２本発明の実施例を、半導体基板としてＳ１５を用
いる場合を例に採って、第２図により説明す。

る。半導体基板２０上に２ＭあるいはＡｔ２０３より成
。

る厚さ数百ｎｍの膜２Ｉを形成し、膜２１上に、電子。

ビーム露光法あるいはＸ線露光法を用いて、レジ。

ストパタン２２を形成する〔第２図ｆａｌ）。　レジス
ト１０パタン２２をマスクとして、ドライエツチング法
例・えばｃｃｔ４を用いた反応性イオンエツチング法に
・より膜２１を異方性エツチングする〔第２図（ｂ）〕
。・異異方性エラチンを行うため、膜２１の間隙をレジ
・ストパタン２２と同じく数百ｎｍ程度にできる。次コ
に、レジストパタン２２を除去し、膜２１をマスクと。

して、半導体基板２０を反応性イオンエツチング法・。

反応性イオンビームエツチング法、あるいはイオ・ンビ
ームエッチング法を用いて異方性エツチング・する〔第
２図ｆｃｌ）。例えば、ＣＣｌ２Ｆ３を用いた反Ｉ８！
１性イオンエツチング法では、　ＡＬと８１基板との工
。

ッチング選択比を７０倍以」二にでき、かつ異方性上゛
ッチングが可能なため、溝部２３の幅を膜２１の間隙。

と同じく数百ｎｍと小さくシ、かつ溝部２３の深さ。

を数μｍと深くできる。また、Ａｒと０２の混合ガ″ス
を用いたイオンビームエツチング法では、ＡｔとＳｉ基
板とのエツチング選択比を６以上にでき、か。

つ異方性エツチングが可能なため、上記父応性イ゛オン
エツチング法と同様に、溝部の幅を小さく溝“部の深さ
を深くできる。次に膜２１を除去した後、１０半導体基
板上および溝部に溝部２３に空隙を残して・第１の絶縁
膜例えば酸化膜２４を形成する〔第２図・ｆｄｌ）、例
えば特許請求範囲第（２）項記載の実施例と・して、半
導体基板２０を水蒸気を含む酸素雰囲気中・で温度８０
０〜１０００℃の下で熱処理し、溝幅の１．／３　＋＝
。

程度の酸化膜を形成する。または、特許請求範囲第（３
）項記載の実施例として、半導体基板２０上に常圧の気
相成長法により、ｐドープの酸化膜を溝幅の輪程度の膜
厚となるように堆積する。次に。

反応性イオンエツチング法２反応性イオンビーム２（１
エツチング法、あるいはイオンビームエツチング。

法を用いて酸化膜２４を所望の量だけ異方性エッチ。

ングする〔第２図ｔｅｌ）ｏ例えばＣＦ４とＨ２の混合
ガ。

スを用いる反応性イオンエツチング法では、酸化膜とＳ
ｉ基板とのエツチング選択比を４倍以上とし５て異方性
エツチングができるため、溝部２３の開口。

部２５側壁の酸化膜を除去した状態で溝部２３の下部“
２６側壁の酸化膜を残すことができる。これにより°。

溝部２３の開口部２５の幅を溝部２３の下部２６の幅よ
り。

広くすることができる。次に、溝部２３を有する半Ｉｌ
＋導体基板上にスパッタ法、蒸着法、あるいは気相・成
長法を用いて第２の絶縁膜例えば酸化膜２７を堆・積す
る〔第２図げ）〕。これにより溝部２３の下部２６・に
空隙２８を残し、かつ溝部２３の開口部２５を埋め込・
む。例えば、常圧の気相成長法では、溝部２３の酸コ化
膜２４の厚さを数百ｎｍとし、かつ溝部２３の開口。

部２５の深さを酸化膜の厚さと同程度の場合には、・酸
化膜２７を１μｍ程度堆積することにより、空隙を・残
し、開口部を埋込める。次に、レジスト２９を酸・化膜
２７上に塗布する〔第２図（ｇ）〕。レジスト２９の！
０厚さを例えば０．５μｍ程度と厚くすると、レジスト
２９の表面は平滑となる。次にドライエツチング法゛を
用いて表面から順次レジスト２９及び酸化膜２７を。

均一にエツチングする〔第２図（川〕。すると溝部。

２３の開口部２５に酸化膜２７が埋め込まれ、溝部２３
以５外の半導体基板上の酸化膜が除去される。その後。

酸化膜が除去された半導体基板の領域に半導体装。

子を形成する。これらの各素子は、溝部２３の開口部２
５の酸化膜２７および溝部２３の下部２６の空隙２８に
。

より絶縁・分離される。また、溝部２３の開口部２５１
０の酸化膜２７は、素子分離領域製作工程以後におい・
て、溝部２３の半導体基板へ不純物がイオン注入さ・れ
ることを防ぎ、かつ導電膜などが溝部２３の空隙・２８
に堆積されることを防ぐ。その後、所定の素子・間を結
線し、半導体装置の製造を終る。　１）第２図に示した
本発明の実施例では、第２図（ａ）。

に示すように電子ビーム露光法あるいはＸ線露光・法を
用いている。しかし、溝部の幅をさらに小さ・くする簡
便な方法として、第２図＋ａｌ〜ｆｂｌに代えて・第３
図に示す工程を導入することも有効である。２・）半導
体基板３０上にＭあるいはＡＬ２０３より成る厚。

さ数百ｎｍの膜３１を形成し、膜３１上にレジストパ。

タン３２を形成する〔第３図（ａ）〕。レジストパタン
。

３２をマスクとしてリン酸−酢酸混合液を用いて膜。

３１を所望の量例えば数百ｎｍのサイドエッチ量を５伴
って選択的にエツチングする〔第３図（ｂ）〕。そ゛の
後、レジストパタン３２を搭載した状態でスパゲタ法あ
るいは蒸着法を用いてＭあるいはＡＬ２０３゜より成る
膜３３を膜３１の厚さより数十ｎｍ薄く形成。

する〔第３図（Ｃ）〕。レジストパタン３２上の膜３３
をｌｆ１リフトオフ工程によりレジストと共に除去する
　・〔第３図（ｄ）〕。第３図に示す工程では、エラチ
ン・グマスクとなる膜３１と膜３３との間隙３４は、第
３図・ｌｂｌの工程における膜３１のサイドエッチ量に
より定・まることから、　１１００ｎ程度まで素子分離
領域の幅１５を小さくできる。

上記本発明実施例を採用することによる効果に・ついて
述べる。（１）素子の分離・絶縁を空隙を用い・て行う
ことから、その比誘電率を約１４倍と小さ・くでき９分
離特性の向上、半導体装置の高速化が′ｆ１可能となる
。（２）素子分離領域の幅は、第２図ｔａｌ〜。

ｔｄｌに示す工程、あるいは第３図ｆａｔ　〜（ｄｉと
第２図（ｂ）。

〜ｆｄｌで示す工程で形成される溝部の幅により定ま。

ることから、数百ｎｍ程度の幅の素子分離領域が゛形成
でき、半導体装置の高密度化が可能となる。′（３）素
子分離領域の形成を、溝部を完全に埋め込むことな（、
かつ酸化による絶縁膜形成工程を伴わ。

ずに行うことから、半導体基板に加わる応力が低゛減で
き、半導体基板への結晶欠陥の導入を防ぐこ゛とができ
２分離特性の向上が可能となる。この点１１）で、溝部
の開口部付近を酸化による絶縁膜で覆う、工程を含む特
願昭５６−１７９０９８号に開示された技術。

とは明らかに異なる。即ち、上記開示技術では、。

体積変化が大きい酸化絶縁膜を用いることから、。

溝部及びその周辺に加わる応力が大きくなるが、１）本
発明実施例の方法ではこの問題を解決することが可能で
ある。

第４図は本発明をＭＯＳ　）ランジスタの分離に。

適用した場合の実施例である。ソース４１．ドレイン４
２．ゲート電極４３．ゲート酸化膜４４およびＭ？（１
配線４５を含むＭＯＳ　）ランジスタは素子分離領域。

４６により分離されている。素子分離領域の誘電率゛が
小さく幅が小さい素子分離が行えるため、　ＭＯＳ“ト
ランジスタから成る半導体装置の高密度化が図。

られ、その特性向上も図れる。

第５図は２本発明をバイポーラトランジスタ製゛作に適
用した場合の実施例である。エミッタ５１．“ベース５
２及びコレクタ５３を有するバイポーラトラ。

ンジスタは、素子分離領域５４により分離されてい゛る
。さらに９本発明は、トランジスタ間だけでな１０くベ
ース５２とコレクタ５３との間の分離５５にも適用・で
きる。このように、バイポーラトランジスタ間・の間隔
だけでなく、トランジスタ自身の大きさも・小さくでき
る。

第６図は２本発明を相補型ＭＯ８半導体装置に１５適用
した時の実施例である。相補型ＭＯ８半導体装置は、ｐ
型トランジスタとｎ型トランジスタの。

両方から成り、これらは半導体基板６０上に設けら・れ
たｎ型極性不純物領域６１ならびにｐ電極性不純・物領
域６２上に形成される。これらの不純物領域は２１１本
発明の素子分離領域６３によって分離される。通。

常の相補型ＭＯ８半導体装置では、ｐ電極性不純。

物領域とｎ型極性不純物領域とが直接に接してい。

る。このためにラッチアップと称される相補型。

ＭＯ８半導体装置特有の問題を軽減する目的で、各５ト
ランジスタを、これらの不純物領域の境界から。

遠ざけなければならない。しかしながら９本発明。

の分離法を使用すると、トランジスタを素子分離゛領域
に接して形成でき、半導体装置の著しい高密゛変化と特
性向上が可能となる。　１０半導体装置は、上述したようなバルク半導体装・結晶基
板上に作製されるだけでなく、絶縁基板上・に形成した
半導体単結晶膜を用いても作製される・。

第７図は、絶縁基板７０例えばサファイア上に、単・結
晶化した半導体膜７１を用いた場合の９本発明の１５適
用例である。この半導体膜７１上に形成されたトランジ
スタは、素子分離領域７２を介して隣接して・形成され
る。このために、半導体装置の高密度化・が容易となる
。

０〔発明の効果〕以上説明したように２本発明によれば、小さな。

比誘電率を有する。微細でかつ深い素子分離領域゛が容
易に形成でき、高密度でかつ高速な半導体装置の形成が
可能となる。　５

【図面の簡単な説明】

第１図は従来の素子分離法を説明する図、第２゛図は本
発明の一実施例の工程図、第３図は本発明。の他の実施例の一部工程図、第４図、第５図、第。６図、第７図はそれぞれ本発明を適用して作製し１０た
半導体装置例を示す断面図である。符号の説明１０、２０．６０・・・半導体基板１１、１４．４４・・・酸化膜　１２・・・窒化シリコ
ン膜　・１３、２２．３２・・・レジストバタン　１５
２１、３１．３３・・・膜　２３・・・溝部２４・・・
第１の絶縁膜　２５・・・開口部２７・・・第２の絶縁
膜　２８・・・空隙２９・・・レジスト　４１・・・ソ
ース　・４２・・・ドレイン　４３・・・ゲート電極　
２０４５・・・Ｍ配線４６．５４．６３．７２・・・素子分離領域５１・・・
エミッタ　５２・・・ベース５３・・・コレクタ　６１
・・・ｎ型極性不純物領域゛６２・・・ｐ型領域不純物
領域７０・・・絶縁基板　７１・・・半導体膜特許出願人　
日本電信電話公社　１０代理人弁理士　中利純之助　・０．１５゜才　１　図第２図才３図矛４ツ１’５ヴＪＰ６図ＩＰ７図

Claims

【特許請求の範囲】

（１）半導体基板の表面上に所望のパタンを有す５る膜
を形成する工程と、この所望パタンを有する膜をマスク
として上記半導体基板を異方性エッチ゛ングし引き続く
上記膜の除去により断面形状かは。ぼ矩形の溝部を上記半導体基板に形成する工程と°。この溝部の底面と側壁面及び上記半導体基板露出１（）
面上に第１の絶縁膜を形成する工程と、この第１゜の絶
縁膜を異方性エツチングにより上記溝部の底。面部と、側壁部のうちの底面に近い部分とだけを。残存させて除去する工程と、この溝部を有する半。導体基板上に第２の絶縁膜を堆積して上記溝部にＩ）中
空の空隙を残してその開口部を第２の絶縁膜で。埋め込み次いでこの埋め込み部以外の半導体基板。上の第２の絶縁膜をエツチング除去する工程とを。含むことを特徴とする半導体装置の製造方法。　。
（２）前記第１の絶縁膜を溝部の底面と側壁面皮（Ｉび
半導体基板露出面上に形成する工程が、半導体。基板を酸素雰囲気中で熱処理して酸化膜を形成す。る工程であることを特徴とする特許請求の範囲第。１項記載の半導体装置の製造方法。
（３）前記第１の絶縁膜を溝部の底面と側壁面皮１び半
導体基板露出面上に形成する工程が、気相生。良法によって絶縁膜を堆積する工程であることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。