JPH02264437A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- JPH02264437A JPH02264437A JP2017643A JP1764390A JPH02264437A JP H02264437 A JPH02264437 A JP H02264437A JP 2017643 A JP2017643 A JP 2017643A JP 1764390 A JP1764390 A JP 1764390A JP H02264437 A JPH02264437 A JP H02264437A
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/011—Bipolar transistors
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体デバイスの製造方法に関する。
［従来の技術及び発明が解決しようとする課題１１９８
２年に発行されたＩ ＥＥＥジャーナル、ソリッド・ス
テート回路、ｖｏｌ、５Ｃ−１７，９２５頁に記載され
た、Ｄ、タング、Ｐ、 Ｍ、ソロモン、Ｔ、Ｈ，ニング
、Ｒ，Ｄ、アイザアク及びＲ，Ｅ、バーガーによる’１
．２５μｍ Ｄｅｅｐ Ｇｒｏｏｖｅ−Ｉｓｏｌａｔｅ
ｄ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂｉｐｏｌａｒ Ｃ１
ｒｃｕｉｔｓ」は、・ＮＰＮ ）ランジスタの製造方法
を説明している。
２年に発行されたＩ ＥＥＥジャーナル、ソリッド・ス
テート回路、ｖｏｌ、５Ｃ−１７，９２５頁に記載され
た、Ｄ、タング、Ｐ、 Ｍ、ソロモン、Ｔ、Ｈ，ニング
、Ｒ，Ｄ、アイザアク及びＲ，Ｅ、バーガーによる’１
．２５μｍ Ｄｅｅｐ Ｇｒｏｏｖｅ−Ｉｓｏｌａｔｅ
ｄ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂｉｐｏｌａｒ Ｃ１
ｒｃｕｉｔｓ」は、・ＮＰＮ ）ランジスタの製造方法
を説明している。
この製造方法において、第１フオトマスキング処理は、
Ｐ型注入物を受は入れる領域を決めるために使用され、
最終的に、この領域はトランジスタのベースを含む。第
２フオトマスキング処理は、ポリシリコン層のパターン
を形成するために使用され、この層はベース接点を形成
すると共に、この層からＰ」不純物が、Ｐ型注入物を受
は入れた領域に拡散されて、外因性（エクストリンシッ
ク）ベースを形成する。したがって、この製造方法では
、最初のＰ型注入物を受は入れる領域は、ポリシリコン
・ベース接点を形成するために使用するマスクに起こり
得る配置のずれを吸収するために、十分に大きくなけれ
ばならない。
Ｐ型注入物を受は入れる領域を決めるために使用され、
最終的に、この領域はトランジスタのベースを含む。第
２フオトマスキング処理は、ポリシリコン層のパターン
を形成するために使用され、この層はベース接点を形成
すると共に、この層からＰ」不純物が、Ｐ型注入物を受
は入れた領域に拡散されて、外因性（エクストリンシッ
ク）ベースを形成する。したがって、この製造方法では
、最初のＰ型注入物を受は入れる領域は、ポリシリコン
・ベース接点を形成するために使用するマスクに起こり
得る配置のずれを吸収するために、十分に大きくなけれ
ばならない。
１９８６年に発行されたＩＥＥＥ）ランザクジョン、エ
レクトロン・デバイス、ｖｏｌ、ＥＤ−３３，５２６真
に記載された、Ｓ、コナカ、Ｙ。
レクトロン・デバイス、ｖｏｌ、ＥＤ−３３，５２６真
に記載された、Ｓ、コナカ、Ｙ。
ヤマモト及びＴ、サカイによる’Ａ ３Ｏ−ｐｓ ５ｔ
Ｂｉｐｏｌａｒ ＩＣＵｓｉｎｇ ５ｕｐｅｒ ５ｅｌ
ｆ−＾１ｉｇｎｅｄ ＰｒｏｃｅｓｓＴｅｃｈｎｏｌｏ
ｇｙ Ｊは、ＮＰＮ）ランジスタの製造方法を説明して
いる。この製造方法では、エミッタはベース接点に関し
て自己配列され、ベース接点はベースに関して自己配列
され、したがって、トランジスタを形成するために、必
要なフォトマスキング処理は１回のみである。この方法
において、窒化シリコンが、トランジスタが形成される
基板の領域上に形成され、ポリシリコン層は、窒化シリ
コン層上に被着される。トランジスタのエミッタ及びベ
ースに対応する領域上のポリシリコンは、フォトマスキ
ング及びエツチング処理により除去されて、窒化シリコ
ン層が露出し、残存するポリシリコンの表面層は酸化さ
れる。ポリシリコンを除去したことにより露出された窒
化シリコンは、エツチングにより除去され、エツチング
の間に窒化シリコンはポリシリコンの下から除去され、
空洞が形成される。この空洞にはポリシリコンが被着さ
れ、最初の被着されたポリシリコン及びトランジスタの
ベースになる領域間の接続を行う。この方法は、ポリシ
リコンの下の窒化シリコンを除去するための側面エツチ
ング処理が困難であるという欠点がある。更に、側面エ
ツチング処理により形成された空洞にポリシリコンを被
着するときに、間隙が生じる可能性があり、ポリシリコ
ンの最初の被着物とベース間の接続の信頼性に問題があ
る。
Ｂｉｐｏｌａｒ ＩＣＵｓｉｎｇ ５ｕｐｅｒ ５ｅｌ
ｆ−＾１ｉｇｎｅｄ ＰｒｏｃｅｓｓＴｅｃｈｎｏｌｏ
ｇｙ Ｊは、ＮＰＮ）ランジスタの製造方法を説明して
いる。この製造方法では、エミッタはベース接点に関し
て自己配列され、ベース接点はベースに関して自己配列
され、したがって、トランジスタを形成するために、必
要なフォトマスキング処理は１回のみである。この方法
において、窒化シリコンが、トランジスタが形成される
基板の領域上に形成され、ポリシリコン層は、窒化シリ
コン層上に被着される。トランジスタのエミッタ及びベ
ースに対応する領域上のポリシリコンは、フォトマスキ
ング及びエツチング処理により除去されて、窒化シリコ
ン層が露出し、残存するポリシリコンの表面層は酸化さ
れる。ポリシリコンを除去したことにより露出された窒
化シリコンは、エツチングにより除去され、エツチング
の間に窒化シリコンはポリシリコンの下から除去され、
空洞が形成される。この空洞にはポリシリコンが被着さ
れ、最初の被着されたポリシリコン及びトランジスタの
ベースになる領域間の接続を行う。この方法は、ポリシ
リコンの下の窒化シリコンを除去するための側面エツチ
ング処理が困難であるという欠点がある。更に、側面エ
ツチング処理により形成された空洞にポリシリコンを被
着するときに、間隙が生じる可能性があり、ポリシリコ
ンの最初の被着物とベース間の接続の信頼性に問題があ
る。
１９８５年ＩＥＤＭテクノロジー・ダイジェスト、１８
〜２１頁に記載された、Ｔ、サカイその他によるｒＰｒ
ｏｓｐｅｃｔｓ ｏｆ ＳＳＴ Ｔｅｃｈｎｏｌｏｇｙ
ｆｏｒ ＨｉｇｈＳｐｅｅｄ ＬＳＩＪは、Ｓ、コナ
カその他による製造方法と同様のものを説明している。
〜２１頁に記載された、Ｔ、サカイその他によるｒＰｒ
ｏｓｐｅｃｔｓ ｏｆ ＳＳＴ Ｔｅｃｈｎｏｌｏｇｙ
ｆｏｒ ＨｉｇｈＳｐｅｅｄ ＬＳＩＪは、Ｓ、コナ
カその他による製造方法と同様のものを説明している。
したがって、本発明の目的は、上述の従来の製造方法の
様に、側面エツチングの困難性及び間隙が生じる虞のな
い半導体デバイスの製造方法の提供にある。
様に、側面エツチングの困難性及び間隙が生じる虞のな
い半導体デバイスの製造方法の提供にある。
［課題を解決するための手段及び作用］本発明の好適な
第１実施例は、主表面上に複合層有する半導体材料の基
体を使用した半導体デバイスの製造における中間構造を
形成する方法であり、この半導体材料の基体は、その主
表面上に、少なくとも１つの絶縁材料層及び第１導電材
料層を有し、この主表面の一部領域が露出される開口が
形成された複合層を含む。第２導電材料層は、開口の側
面及び基体の主表面の露出領域上に形成される。これに
より、第２導電材料層は、開口の側面に沿って第１導電
材料層と導電接触する。第２導電材料層は所定の深さだ
け除去され、基体の主表面の上記領域の一部が露出され
る。ただし、導電材料の側壁は開口の側面に沿って残存
し、第１導電材料層及び基体間の電気的接続を行う。
第１実施例は、主表面上に複合層有する半導体材料の基
体を使用した半導体デバイスの製造における中間構造を
形成する方法であり、この半導体材料の基体は、その主
表面上に、少なくとも１つの絶縁材料層及び第１導電材
料層を有し、この主表面の一部領域が露出される開口が
形成された複合層を含む。第２導電材料層は、開口の側
面及び基体の主表面の露出領域上に形成される。これに
より、第２導電材料層は、開口の側面に沿って第１導電
材料層と導電接触する。第２導電材料層は所定の深さだ
け除去され、基体の主表面の上記領域の一部が露出され
る。ただし、導電材料の側壁は開口の側面に沿って残存
し、第１導電材料層及び基体間の電気的接続を行う。
本発明の第２実施例は、主表面上に複合層を有する半導
体材料の基体を使用した半導体デバイスの製造における
、中間構造を形成する方法であり、この複合層は、第１
絶縁材料層、第１導電型の不純物が添加された第１導電
材料層、及び第２絶縁材料層を含み、基体の主表面の一
部領域が露出される開口を有する。第２導電材料層は、
複合層、開口の側面及び基体の主表面の露出Ｎ層上に形
成される。第２導電材料層は、所定深さまで除去され、
複合層の第２絶縁材料層及び基体の主表面の上記領域の
一部が露出される。ただし、第２導電材料層の側壁は、
開口の側面に沿って残存し、第１導電材料層及び基体間
の電気的接続を行う。絶縁側壁は、導電側壁の上に形成
されるが、基体の一部は露出されたままとなる。第１導
電型の不純物は、基体の導電側壁と接する部分を介して
基体内に導入され、第２導電型の不純物は、基体の露出
部分を介して基体内に導入される。
体材料の基体を使用した半導体デバイスの製造における
、中間構造を形成する方法であり、この複合層は、第１
絶縁材料層、第１導電型の不純物が添加された第１導電
材料層、及び第２絶縁材料層を含み、基体の主表面の一
部領域が露出される開口を有する。第２導電材料層は、
複合層、開口の側面及び基体の主表面の露出Ｎ層上に形
成される。第２導電材料層は、所定深さまで除去され、
複合層の第２絶縁材料層及び基体の主表面の上記領域の
一部が露出される。ただし、第２導電材料層の側壁は、
開口の側面に沿って残存し、第１導電材料層及び基体間
の電気的接続を行う。絶縁側壁は、導電側壁の上に形成
されるが、基体の一部は露出されたままとなる。第１導
電型の不純物は、基体の導電側壁と接する部分を介して
基体内に導入され、第２導電型の不純物は、基体の露出
部分を介して基体内に導入される。
本発明の第３の実施例は、主表面上に複合層を有する半
導体材料の基体を使用した半導体デバイスの製造におけ
る中間構造を形成する方法であり、この複合層は、少な
くとも１つの第１導電材料層と、−絶縁材料層とを含み
、第１導電材料層は基体及び絶縁材料層間に存在する。
導体材料の基体を使用した半導体デバイスの製造におけ
る中間構造を形成する方法であり、この複合層は、少な
くとも１つの第１導電材料層と、−絶縁材料層とを含み
、第１導電材料層は基体及び絶縁材料層間に存在する。
複合層は、基体のの主表面の一部領域が露出される開口
を有する。
を有する。
第２導電材料層は、複合層、開口の側面及び基体の主表
面の露出領域上に形成される。第２導電材料層は、所定
深さまで除去されて、複合層が露出し、基体の主表面の
上記露出領域の一部が露出される。これにより、導電側
壁が開口の側面に沿って形成される。
面の露出領域上に形成される。第２導電材料層は、所定
深さまで除去されて、複合層が露出し、基体の主表面の
上記露出領域の一部が露出される。これにより、導電側
壁が開口の側面に沿って形成される。
本発明の半導体デバイスの製造方法は、半導体材料から
成る基体上に、少なくとも絶縁層及び所定導電型の不純
物を含む第１導電層が順次積層され、且つ上記基体の表
面の所定領域を露出させる開口が設けられた複合層を形
成し、複合層、開口の側面及び基体の露出された所定領
域上に第２導電層を形成し、第２導電層のうち開口の側
面に沿った側壁部分のみが残存するように第２導電層を
除去し、側壁部分を介して第１導電層内の不純物を上記
基体内に注入することを特徴とする。
成る基体上に、少なくとも絶縁層及び所定導電型の不純
物を含む第１導電層が順次積層され、且つ上記基体の表
面の所定領域を露出させる開口が設けられた複合層を形
成し、複合層、開口の側面及び基体の露出された所定領
域上に第２導電層を形成し、第２導電層のうち開口の側
面に沿った側壁部分のみが残存するように第２導電層を
除去し、側壁部分を介して第１導電層内の不純物を上記
基体内に注入することを特徴とする。
［実施例］
第１（ａ）図は、ｎ型シリコン層（２）の主表面（１０
）上に、２酸化・シリコン層（４）、ポリシリコン層（
６）、窒化シリコン層（８）及び２酸化シリコン層（９
）が形成された構成を示す。
）上に、２酸化・シリコン層（４）、ポリシリコン層（
６）、窒化シリコン層（８）及び２酸化シリコン層（９
）が形成された構成を示す。
第２図を参照して、更に詳細に説明するように、層（２
）は、エピタキシャル成長により、ｐ−導電性のシリコ
ン基板（第１図に図示せず）上に形成される。層（４）
は、化学的真空蒸着により層（２）上に被着剖れるが、
シリコン基板の熱酸化により形成してもよい、ポリシリ
コン層（６）には、濃度的ＩＢ２０ｃｍ−’のｐ型不純
物が添加され、ｐ゛導電性となる。層（８）及び（９）
の厚さは、極めて小さい許容範囲に調整できる。従来の
フォトマスキング及び選択的エツチング処理を使用して
、開口（１４）が層（４）、（６）、（８）及び（９）
内に形成される。開口（１４）は、対向する側面（１５
）を有し、層（２）の主表面（１０）の一部分（１６）
を露出させる（第１（ｂ）図を参照）。
）は、エピタキシャル成長により、ｐ−導電性のシリコ
ン基板（第１図に図示せず）上に形成される。層（４）
は、化学的真空蒸着により層（２）上に被着剖れるが、
シリコン基板の熱酸化により形成してもよい、ポリシリ
コン層（６）には、濃度的ＩＢ２０ｃｍ−’のｐ型不純
物が添加され、ｐ゛導電性となる。層（８）及び（９）
の厚さは、極めて小さい許容範囲に調整できる。従来の
フォトマスキング及び選択的エツチング処理を使用して
、開口（１４）が層（４）、（６）、（８）及び（９）
内に形成される。開口（１４）は、対向する側面（１５
）を有し、層（２）の主表面（１０）の一部分（１６）
を露出させる（第１（ｂ）図を参照）。
第１（ｃ）図に示す様に、ポリシリコン層（１８）は、
第１（ｂ）図に示す構造の上に形成される。層（１８）
の厚さは、層（９）、開口（１４）の側面（１５）、及
び主表面（１０）上の一部分（１６）において略均−で
ある。層（１８）の厚さは、極めて小さな許容範囲に調
整でき、開口（１４）の側面間の距離の半分よりも薄い
。次に、層（１８）は、面（１０）に垂直な方向に、層
（１８）の厚さに等しい深さまでエツチングされる。こ
れにより、層（９）の上面のポリシリコンが除去される
と共に、開口（１４）の側面（１５）から離れた表面部
分（１６”）上のポリシリコンが除去されるが、離間さ
れたポリシリコンの側壁（２２）は、開口（１４）の側
面に接触して残存する。表面部分（１６）の一部（１６
’）は、側壁（２２）間で露出される（第１（ｄ）図を
参照）。ポリシリコン層の厚さは既知であり、ポリシリ
コンがエツチングされる速度も既知であるので、ポリシ
リコンを必要な深さまで除去するように調整できる。
第１（ｂ）図に示す構造の上に形成される。層（１８）
の厚さは、層（９）、開口（１４）の側面（１５）、及
び主表面（１０）上の一部分（１６）において略均−で
ある。層（１８）の厚さは、極めて小さな許容範囲に調
整でき、開口（１４）の側面間の距離の半分よりも薄い
。次に、層（１８）は、面（１０）に垂直な方向に、層
（１８）の厚さに等しい深さまでエツチングされる。こ
れにより、層（９）の上面のポリシリコンが除去される
と共に、開口（１４）の側面（１５）から離れた表面部
分（１６”）上のポリシリコンが除去されるが、離間さ
れたポリシリコンの側壁（２２）は、開口（１４）の側
面に接触して残存する。表面部分（１６）の一部（１６
’）は、側壁（２２）間で露出される（第１（ｄ）図を
参照）。ポリシリコン層の厚さは既知であり、ポリシリ
コンがエツチングされる速度も既知であるので、ポリシ
リコンを必要な深さまで除去するように調整できる。
側壁（２２）は、層（６）及び層（２）間の電気的接続
を行う。第１（ｇ）図を参照して説明する理由により、
側壁の高さを減少させることが必要である。これは、第
１（ｄ）図に示す構造を熱酸化させることにより、行う
ことができる。側壁（２２）のポリシリコンは部分的に
酸化され、第１（ｅ）図で（２２″）で示す様に、側壁
（２２）の高さが減少する。理想的には、側壁（２２’
）の頂部は、表面（１０）上の層（６）の上面と高さが
等しい。熱酸化の間、層（２）のシリコンの一部も酸化
される。２酸化シリコン層（２６）は、側壁（２２’）
上、且つ２つの側壁（２２’）間の層（２）の表面上に
形成される。層（８）及び（９）の厚さが既知であり、
酸化速度を調整できるので、正確な量のポリシリコンを
容易に酸化させることができる０層（８）及び（９）の
厚さは、側壁（２２’）間で基板が酸化される深さが、
約０．２μｍより浅（なるようでなければならない。
を行う。第１（ｇ）図を参照して説明する理由により、
側壁の高さを減少させることが必要である。これは、第
１（ｄ）図に示す構造を熱酸化させることにより、行う
ことができる。側壁（２２）のポリシリコンは部分的に
酸化され、第１（ｅ）図で（２２″）で示す様に、側壁
（２２）の高さが減少する。理想的には、側壁（２２’
）の頂部は、表面（１０）上の層（６）の上面と高さが
等しい。熱酸化の間、層（２）のシリコンの一部も酸化
される。２酸化シリコン層（２６）は、側壁（２２’）
上、且つ２つの側壁（２２’）間の層（２）の表面上に
形成される。層（８）及び（９）の厚さが既知であり、
酸化速度を調整できるので、正確な量のポリシリコンを
容易に酸化させることができる０層（８）及び（９）の
厚さは、側壁（２２’）間で基板が酸化される深さが、
約０．２μｍより浅（なるようでなければならない。
２酸化シリコン層（２６）はエツチングにより除去され
、２酸化シリコン層（３０）が被着される。層（３０）
は、層（２）の主表面（ｌＯ）の露出部分、側壁（２２
’）及び層（９）上で厚さが略均−である（第１（ｆ）
図を参照）。次に、２酸化シリコン層（３０）は、層（
９）が露出され、側壁（２２’）から離れた表面（１０
）の部分が露出する深さまで、エツチングにより除去さ
れるが、側壁（２２′）は酸化側壁（３０’）により覆
われたままである。エミッタ・ポリシリコン層（３４）
は、層（８）、酸化側壁（３０）及び主表面（１０）の
露出部分上に被着される。酸化側壁（３０’）は、ポリ
シリコン層（３４）及びポリシリコン側壁（２２’）間
を電気的に絶縁する。第２図を参照して後述するが、第
１（ｈ）図に示す様に、層（３４）は、エミッタ接点（
３４’）を形成するように形状が決められて、ホウ素の
様なｐ型不純物が、エミッタ接点（３４’）を介して基
板内に注入される。酸化側壁（３０’）及び窒化シリコ
ン層（８）は、不純物を通さず、したがって、注入され
た不純物は、酸化側壁（３０″）間に限定された間隙を
通って、層（２）のみに入り込む、使用する線量即ちド
ーズ量は、２Ｅ１４ｃ ｍ−”である。次に、拡散処理
を行い、注入されたｐ型不純物は、酸化側壁（３０°）
の下の経路の少なくとも一部に拡散し、ｐ型頭域（３６
）を形成する。更に、層（６）からのｐ型不純物は、ポ
リシリコン側壁（２２°）及び側壁（２２′）の下の基
板領域（３８）に拡散する。ドーズ量ＩＥ１６ｃｍ−”
のｎ型不純物が、エミッタ接点（３４”）を介して注入
され、更に拡散が起こり、不純物濃度約ＩＥ２０ｃｍ−
’のエミッタ（４ｏ）が形成される。更に、層（６）か
ら拡散したｐ型不純物は、酸化側壁（３０′）の下の経
路の少なくとも一部に拡散し、ｐ型注入物から拡散した
ｐ型不純物と結合する。したがって、不純物濃度約２Ｅ
１８ｃｍ−”の真性（イントリンシック）ベース領域（
４２）が、エミッタ（４０）の下に形成され、不純物濃
度約３Ｅ１９ｃｍ−’の外因性ツベース領域（４４）が
、側壁（２２’）の下に形成される。以上のことより、
ｎｐｎトランジスタのベース及びエミッタは、１回のフ
ォトマスキング処理により形成され、間隙が生じる虞れ
のある環境で、側面エツチング又はポリシリコンの被着
をする必要がない。エミッタはベースに関して自己配列
され、ポリシリコン・ベース接点はエミッタに関して自
己配列される。
、２酸化シリコン層（３０）が被着される。層（３０）
は、層（２）の主表面（ｌＯ）の露出部分、側壁（２２
’）及び層（９）上で厚さが略均−である（第１（ｆ）
図を参照）。次に、２酸化シリコン層（３０）は、層（
９）が露出され、側壁（２２’）から離れた表面（１０
）の部分が露出する深さまで、エツチングにより除去さ
れるが、側壁（２２′）は酸化側壁（３０’）により覆
われたままである。エミッタ・ポリシリコン層（３４）
は、層（８）、酸化側壁（３０）及び主表面（１０）の
露出部分上に被着される。酸化側壁（３０’）は、ポリ
シリコン層（３４）及びポリシリコン側壁（２２’）間
を電気的に絶縁する。第２図を参照して後述するが、第
１（ｈ）図に示す様に、層（３４）は、エミッタ接点（
３４’）を形成するように形状が決められて、ホウ素の
様なｐ型不純物が、エミッタ接点（３４’）を介して基
板内に注入される。酸化側壁（３０’）及び窒化シリコ
ン層（８）は、不純物を通さず、したがって、注入され
た不純物は、酸化側壁（３０″）間に限定された間隙を
通って、層（２）のみに入り込む、使用する線量即ちド
ーズ量は、２Ｅ１４ｃ ｍ−”である。次に、拡散処理
を行い、注入されたｐ型不純物は、酸化側壁（３０°）
の下の経路の少なくとも一部に拡散し、ｐ型頭域（３６
）を形成する。更に、層（６）からのｐ型不純物は、ポ
リシリコン側壁（２２°）及び側壁（２２′）の下の基
板領域（３８）に拡散する。ドーズ量ＩＥ１６ｃｍ−”
のｎ型不純物が、エミッタ接点（３４”）を介して注入
され、更に拡散が起こり、不純物濃度約ＩＥ２０ｃｍ−
’のエミッタ（４ｏ）が形成される。更に、層（６）か
ら拡散したｐ型不純物は、酸化側壁（３０′）の下の経
路の少なくとも一部に拡散し、ｐ型注入物から拡散した
ｐ型不純物と結合する。したがって、不純物濃度約２Ｅ
１８ｃｍ−”の真性（イントリンシック）ベース領域（
４２）が、エミッタ（４０）の下に形成され、不純物濃
度約３Ｅ１９ｃｍ−’の外因性ツベース領域（４４）が
、側壁（２２’）の下に形成される。以上のことより、
ｎｐｎトランジスタのベース及びエミッタは、１回のフ
ォトマスキング処理により形成され、間隙が生じる虞れ
のある環境で、側面エツチング又はポリシリコンの被着
をする必要がない。エミッタはベースに関して自己配列
され、ポリシリコン・ベース接点はエミッタに関して自
己配列される。
第２図は、完成されたトランジスタを示す。第２図のト
ランジスタは、ｐ−シリコン基板の上に形成される。ひ
素の様なｎ型不純物を基板内に注入して、ｎ″領域４６
）を形成する。層（２）は、領域（４６）上にエピタキ
シャル成長する。
ランジスタは、ｐ−シリコン基板の上に形成される。ひ
素の様なｎ型不純物を基板内に注入して、ｎ″領域４６
）を形成する。層（２）は、領域（４６）上にエピタキ
シャル成長する。
絶縁溝（５２）は、基板上の他のデバイスからトランジ
スタを絶縁するために、エピタキシャル層（２）及び基
板内に形成され、基板のｐ−領域に延びる。絶縁溝（５
２）には、不純物を含まないポリシリコンが充填され、
このポリシリコンは、部分的に酸化され、２酸化シリコ
ンの層（６０）により囲まれたポリシリコン体（５６）
を形成する。絶縁溝（５２）にポリシリコンが充填され
る前に、ｐ型材料が溝（５２）を通って基板に注入され
、溝（５２）の底部にｐ導電性のチャンネル終端区域（
６４）を形成する。
スタを絶縁するために、エピタキシャル層（２）及び基
板内に形成され、基板のｐ−領域に延びる。絶縁溝（５
２）には、不純物を含まないポリシリコンが充填され、
このポリシリコンは、部分的に酸化され、２酸化シリコ
ンの層（６０）により囲まれたポリシリコン体（５６）
を形成する。絶縁溝（５２）にポリシリコンが充填され
る前に、ｐ型材料が溝（５２）を通って基板に注入され
、溝（５２）の底部にｐ導電性のチャンネル終端区域（
６４）を形成する。
溝（５２）への充填が行われた後に、層（４）は、化学
的真空蒸着により層（２）に被着され、続いて、層（６
）及び（８）が被着される。窒化シリコン層（８）は、
ベース接点を形成するために導電材料を必要とする領域
のみに残存するように、その形状が決められ、窒化シリ
コン層（８）の形状を決めることにより露出されたポリ
シリコンは熱酸化されて、酸化層（６゛）を形成する。
的真空蒸着により層（２）に被着され、続いて、層（６
）及び（８）が被着される。窒化シリコン層（８）は、
ベース接点を形成するために導電材料を必要とする領域
のみに残存するように、その形状が決められ、窒化シリ
コン層（８）の形状を決めることにより露出されたポリ
シリコンは熱酸化されて、酸化層（６゛）を形成する。
熱酸化処理の間のひび割れを防止するために、窒化シリ
コン層は、薄（なければならない。次に、酸化層（９）
は、層（８）の残りの部分及び層（６゛）−上に被着さ
れる。
コン層は、薄（なければならない。次に、酸化層（９）
は、層（８）の残りの部分及び層（６゛）−上に被着さ
れる。
酸化側壁（３０’）が形成された後、開口（６４）が層
（４）、（６”）、（８）及び（９）に形成され、層（
３４）が被着されるときに、ポリシリコンがこの開口内
に入り、層（２）に接触するようになる。ポリシリコン
層（３４）は、エミッタ接点（３４“）と、開口（６４
）内に延びる別個のコレクタ接点（６８）を形成するよ
うに形状が決められる。ｎ型不純物は、コレクタ接点（
６８）を介して注入され、拡散処理が行われて、エピタ
キシャル層（２）内に、基板のｎ＋領領域向かって延び
るｎ＋領領域７０）を形成する。コレクタ接点（６８）
には、ｎ型不純物が多量に注入される。接点（３４’）
及び（６８）を形成するときに、ポリシリコン層（３４
）が除去された個所で、２酸化シリコン層（９）は露出
される。
（４）、（６”）、（８）及び（９）に形成され、層（
３４）が被着されるときに、ポリシリコンがこの開口内
に入り、層（２）に接触するようになる。ポリシリコン
層（３４）は、エミッタ接点（３４“）と、開口（６４
）内に延びる別個のコレクタ接点（６８）を形成するよ
うに形状が決められる。ｎ型不純物は、コレクタ接点（
６８）を介して注入され、拡散処理が行われて、エピタ
キシャル層（２）内に、基板のｎ＋領領域向かって延び
るｎ＋領領域７０）を形成する。コレクタ接点（６８）
には、ｎ型不純物が多量に注入される。接点（３４’）
及び（６８）を形成するときに、ポリシリコン層（３４
）が除去された個所で、２酸化シリコン層（９）は露出
される。
接点（３４’）及び（６８）の上と、層（９）の露出さ
れた部分の上とにチタンが被着される。焼きなまし処理
の際に、接点（３４’）及び（６８）と接触するチタン
は、ポリシリコンと化合し、珪化チタン層（７２）を形
成し、これに対し、２酸化シリコン層（９）上に被着さ
れたチタンは、化学反応せず、エツチングにより除去さ
れる。更に、２酸化シリコン層（７６）は被着され、開
口が層（７６）に形成されて、ベース、エミッタ及びコ
レクタの金属（８０）、（８４）及び（８６）を夫々受
は入れる。
れた部分の上とにチタンが被着される。焼きなまし処理
の際に、接点（３４’）及び（６８）と接触するチタン
は、ポリシリコンと化合し、珪化チタン層（７２）を形
成し、これに対し、２酸化シリコン層（９）上に被着さ
れたチタンは、化学反応せず、エツチングにより除去さ
れる。更に、２酸化シリコン層（７６）は被着され、開
口が層（７６）に形成されて、ベース、エミッタ及びコ
レクタの金属（８０）、（８４）及び（８６）を夫々受
は入れる。
第１図で説明した方法の場合、側壁（２２）の高さを減
少させる手順は、その酸化処理が行われる間に、層（２
）も酸化されるという欠点がある。
少させる手順は、その酸化処理が行われる間に、層（２
）も酸化されるという欠点がある。
酸化処理は、層（２）内に機械的応力を生じさせ、その
結果、トランジスタの性能に悪影響を及ぼす結晶欠陥を
生じさせることがある。更に、酸化処理は、側壁（２２
’）の底部に鳥のくちばし状部を形成し、側壁（２２”
）及び外因性ベース領域（４４）間の接触抵抗を増加さ
せる。更に、層（２）が酸化され、能動デバイス領域に
窪みが形成される。この窪みは、側壁（２２”）の底部
及び真性ベース領域（４２）間の距離を増加させて、ト
ランジスタのカットオフ周波数を減少させる。
結果、トランジスタの性能に悪影響を及ぼす結晶欠陥を
生じさせることがある。更に、酸化処理は、側壁（２２
’）の底部に鳥のくちばし状部を形成し、側壁（２２”
）及び外因性ベース領域（４４）間の接触抵抗を増加さ
せる。更に、層（２）が酸化され、能動デバイス領域に
窪みが形成される。この窪みは、側壁（２２”）の底部
及び真性ベース領域（４２）間の距離を増加させて、ト
ランジスタのカットオフ周波数を減少させる。
更に、真性ベース領域（４２）の下のエピタキシ十ル層
（２）の厚さが減少され、これにより、コレクタ・エミ
ッタ間ブレークダウン電圧が減少する。この窪みがある
ことにより、真性ベース領域（４２）及び外因性ベース
領域（４４）が、第２の拡散処理において、確実に、適
切に結合することは難しい。更に、小さなデバイスを製
造するためには、側壁（２２’）の厚さを減少させる必
要があるが、第１図に示した方法では、容易に達成する
ことができない。
（２）の厚さが減少され、これにより、コレクタ・エミ
ッタ間ブレークダウン電圧が減少する。この窪みがある
ことにより、真性ベース領域（４２）及び外因性ベース
領域（４４）が、第２の拡散処理において、確実に、適
切に結合することは難しい。更に、小さなデバイスを製
造するためには、側壁（２２’）の厚さを減少させる必
要があるが、第１図に示した方法では、容易に達成する
ことができない。
第３図は、ポリシリコン側壁を形成する他の方法を示し
ている。第３（ａ）図は、第１（ａ）図の層（２）と同
じ方法で、シリコン層（１０２）の主表面（１１０）に
形成された、２酸化シリコン層（１０４）、ポリシリコ
ン層（１０６Ｌ窒化シリコン層（１０８）及び２酸化シ
リコン層（１０９）を示す。第１図と同様に、ベース窓
開口（１１４）は、層（１０４）、（１０６）、（１０
Ｂ）及び（１０９）内に形成され、第１（Ｃ）図を参照
して説明したと同じ方法で、不純物を含まないポリシリ
コン層が、層（１０９）、開口（１１４）の側面（１１
５）及び主表面（１１０）の露出部分（１１６）上に被
着される。
ている。第３（ａ）図は、第１（ａ）図の層（２）と同
じ方法で、シリコン層（１０２）の主表面（１１０）に
形成された、２酸化シリコン層（１０４）、ポリシリコ
ン層（１０６Ｌ窒化シリコン層（１０８）及び２酸化シ
リコン層（１０９）を示す。第１図と同様に、ベース窓
開口（１１４）は、層（１０４）、（１０６）、（１０
Ｂ）及び（１０９）内に形成され、第１（Ｃ）図を参照
して説明したと同じ方法で、不純物を含まないポリシリ
コン層が、層（１０９）、開口（１１４）の側面（１１
５）及び主表面（１１０）の露出部分（１１６）上に被
着される。
ポリシリコン層の厚さは、層（１０９）、開口（１１４
）の側面及び層（２）の主表面の露出部分（１１６）上
で略均−である。ポリシリコン層は、表面（１１０）に
垂直な方向で、ポリシリコン層の厚さに等しい深さまで
、反応性イオン・エツチング方法によりエツチングされ
ることにより、２酸化シリコン層（１０９）が露出され
、開口（１１４）の側面（１１５）から離れた表面部分
（１１６）のポリシリコンが除去され、ポリシリコンの
離間された側壁（１２２）が、開口（１１４）の側面に
接触して残存する。
）の側面及び層（２）の主表面の露出部分（１１６）上
で略均−である。ポリシリコン層は、表面（１１０）に
垂直な方向で、ポリシリコン層の厚さに等しい深さまで
、反応性イオン・エツチング方法によりエツチングされ
ることにより、２酸化シリコン層（１０９）が露出され
、開口（１１４）の側面（１１５）から離れた表面部分
（１１６）のポリシリコンが除去され、ポリシリコンの
離間された側壁（１２２）が、開口（１１４）の側面に
接触して残存する。
第３ （ｂ）図に示す様に、次に、フォトレジス） （
１２４）を塗布して、２つの側壁（１２２）間の間隙に
充填すると共に、Ｊｔ（１０９）を覆う。
１２４）を塗布して、２つの側壁（１２２）間の間隙に
充填すると共に、Ｊｔ（１０９）を覆う。
フォトレジスト（１２４）の自由表面が、層（１０２）
の表面から均一距離になるように、基板を回転させる。
の表面から均一距離になるように、基板を回転させる。
フォトレジストは、酸化層（１０９）が露出がするまで
、エツチングすることにより、除去される。この処理で
は、第３（ｃ）図に示す様に、側壁（１２２）、及びそ
の間のフォトレジスト（１２４’）は残存する。次に、
反応性イオン・エツチング処理を行い、側壁（１２２）
の高さを減少させ、一方、側壁（１２２）間に残存する
フォトレジストは、能動デバイス領域をエツチング液か
ら保護する。この反応性イオン・エツチング処理は、ポ
リシリコン及びフォトレジスト材料を同じ速度で除去し
、側壁（１２２°）の減少した高さの頂部が、ポリシリ
コン層（１０６）の上面と一致するまで続けられる（第
３（ｄ）図を参照）。次に、残存するフォトレジストが
除去され、第３（ｅ）図に示す酸化側壁（１３０’）は
、第１（ｆ）図及び第１（ｇ）図を参照して説明した様
に、２酸化シリコン層を被着し、エツチングすることに
より形成される。この処理の残りの工程は、第１（ｇ）
〜（ｉ）図及び第２図を参照して説明した工程と同じで
ある。
、エツチングすることにより、除去される。この処理で
は、第３（ｃ）図に示す様に、側壁（１２２）、及びそ
の間のフォトレジスト（１２４’）は残存する。次に、
反応性イオン・エツチング処理を行い、側壁（１２２）
の高さを減少させ、一方、側壁（１２２）間に残存する
フォトレジストは、能動デバイス領域をエツチング液か
ら保護する。この反応性イオン・エツチング処理は、ポ
リシリコン及びフォトレジスト材料を同じ速度で除去し
、側壁（１２２°）の減少した高さの頂部が、ポリシリ
コン層（１０６）の上面と一致するまで続けられる（第
３（ｄ）図を参照）。次に、残存するフォトレジストが
除去され、第３（ｅ）図に示す酸化側壁（１３０’）は
、第１（ｆ）図及び第１（ｇ）図を参照して説明した様
に、２酸化シリコン層を被着し、エツチングすることに
より形成される。この処理の残りの工程は、第１（ｇ）
〜（ｉ）図及び第２図を参照して説明した工程と同じで
ある。
第３（ｄ）図を参照して説明した反応性イオン・エツチ
ング工程の間に、２酸化シリコン層（１０９）も除去さ
れるが、その除去速度は、フォトレジストの除去速度よ
りも十分に遅い、窒化シリコンも、同じエツチング液に
より、２酸化シリコンと略同じ速度でエツチングされる
。エツチング処理により層（１０６）が貫通されないよ
うに、薄い窒化シリコン層（１０８）上の酸化層（１０
９）は十分に厚くなければならない。
ング工程の間に、２酸化シリコン層（１０９）も除去さ
れるが、その除去速度は、フォトレジストの除去速度よ
りも十分に遅い、窒化シリコンも、同じエツチング液に
より、２酸化シリコンと略同じ速度でエツチングされる
。エツチング処理により層（１０６）が貫通されないよ
うに、薄い窒化シリコン層（１０８）上の酸化層（１０
９）は十分に厚くなければならない。
第３（ｄ）図は、第１図で説明した方法に関する問題が
解決されたことを示す０層（１０２）は酸化されず、能
動デバイス領域の表面は、平面となり、応力がかからな
い。ポリシリコン側壁（１２２’）の厚さは、正確に調
整でき、信頼性のある側壁接点を形成することができる
。更に、側壁（１２２’）の高さを正確に調整でき、側
壁（１２２’）をエミッタを形成するポリシリコン層か
ら確実に絶縁できる。側壁（１２２）の高さを減少させ
るために酸化方法を使用していないので、側壁（１２２
’）の底部にくちばし状部が形成される虞れがない。
解決されたことを示す０層（１０２）は酸化されず、能
動デバイス領域の表面は、平面となり、応力がかからな
い。ポリシリコン側壁（１２２’）の厚さは、正確に調
整でき、信頼性のある側壁接点を形成することができる
。更に、側壁（１２２’）の高さを正確に調整でき、側
壁（１２２’）をエミッタを形成するポリシリコン層か
ら確実に絶縁できる。側壁（１２２）の高さを減少させ
るために酸化方法を使用していないので、側壁（１２２
’）の底部にくちばし状部が形成される虞れがない。
本発明においては、種々の変形及び変更が可能である。
例えば、ポリシリコン層（１８）にＰ型不純物を添加し
て、第１（ｈ）及び（ｉ）図で説明した拡散処理の間、
基板へのｐ型不純物の拡散が容易に行われるようにして
もよい。更に、本発明は、本明細書中で例示したドーズ
量及び濃度に限定されるものではない。また、上述の特
定の不純物又はｎｐｎ ）ランジスタの製造に限定され
ない、。
て、第１（ｈ）及び（ｉ）図で説明した拡散処理の間、
基板へのｐ型不純物の拡散が容易に行われるようにして
もよい。更に、本発明は、本明細書中で例示したドーズ
量及び濃度に限定されるものではない。また、上述の特
定の不純物又はｎｐｎ ）ランジスタの製造に限定され
ない、。
［発明の効果］
本発明の半導体デバイス製造方法によれば、半導体材料
の基体上に、少なくとも絶縁層及び導電層を有し、開口
が形成された複合層の開口内の側面に導電側壁を形成し
て、基体の表面及び導電層を電気的に接続するので、導
電側壁を介して導電層内の不純物を基体内に導入するこ
とができる。
の基体上に、少なくとも絶縁層及び導電層を有し、開口
が形成された複合層の開口内の側面に導電側壁を形成し
て、基体の表面及び導電層を電気的に接続するので、導
電側壁を介して導電層内の不純物を基体内に導入するこ
とができる。
この方法によれば、従来の様に、ポリシリコンの下の窒
化シリコンの側面エツチング処理の困難性及びエツチン
グ処理により形成された空洞内にポリシリコンを被着す
る際の間隙の生ずる虞れがない。
化シリコンの側面エツチング処理の困難性及びエツチン
グ処理により形成された空洞内にポリシリコンを被着す
る際の間隙の生ずる虞れがない。
第１（ａ）〜（ｉ）図はバイポーラ・トランジスタの製
造に関し、本発明の半導体デバイスの製造方法を説明す
るための断面図、第２図は完成したトランジスタを示す
断面図、第３（ａ）〜（ｅ）図は第１図で説明した製造
方法を改良した製造方法を説明するための断面図である
。
造に関し、本発明の半導体デバイスの製造方法を説明す
るための断面図、第２図は完成したトランジスタを示す
断面図、第３（ａ）〜（ｅ）図は第１図で説明した製造
方法を改良した製造方法を説明するための断面図である
。
Claims (1)
- 【特許請求の範囲】 半導体材料から成る基体上に、少なくとも絶縁層及び所
定導電型の不純物を含む第１導電層が順次積層され、且
つ上記基体の表面の所定領域を露出させる開口が設けら
れた複合層を形成し、該複合層、上記開口の側面及び上
記基体の露出された上記所定領域上に第２導電層を形成
し、該第２導電層のうち上記開口の側面に沿った側壁部
分のみが残存するように上記第２導電層を除去し、 上記側壁部分を介して上記第１導電層内の不純物を上記
基体内に注入することを特徴とする半導体デバイスの製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/302,519 US4994400A (en) | 1989-01-27 | 1989-01-27 | Method of fabricating a semiconductor device using a tri-layer structure and conductive sidewalls |
| US302519 | 1999-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02264437A true JPH02264437A (ja) | 1990-10-29 |
| JPH0693461B2 JPH0693461B2 (ja) | 1994-11-16 |
Family
ID=23168087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017643A Expired - Lifetime JPH0693461B2 (ja) | 1989-01-27 | 1990-01-26 | 半導体デバイスの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4994400A (ja) |
| JP (1) | JPH0693461B2 (ja) |
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|---|---|---|---|---|
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| US5262336A (en) * | 1986-03-21 | 1993-11-16 | Advanced Power Technology, Inc. | IGBT process to produce platinum lifetime control |
| US5318917A (en) * | 1988-11-04 | 1994-06-07 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| US5101256A (en) * | 1989-02-13 | 1992-03-31 | International Business Machines Corporation | Bipolar transistor with ultra-thin epitaxial base and method of fabricating same |
| US5244533A (en) * | 1991-01-07 | 1993-09-14 | Kabushiki Kaisha Toshiba | Method of manufacturing bipolar transistor operated at high speed |
| JP3104282B2 (ja) * | 1991-05-13 | 2000-10-30 | ソニー株式会社 | 半導体装置の製造方法 |
| US5391503A (en) * | 1991-05-13 | 1995-02-21 | Sony Corporation | Method of forming a stacked semiconductor device wherein semiconductor layers and insulating films are sequentially stacked and forming openings through such films and etchings using one of the insulating films as a mask |
| DE4211050C2 (de) * | 1992-04-02 | 1995-10-19 | Siemens Ag | Verfahren zur Herstellung eines Bipolartransistors in einem Substrat |
| US5557131A (en) * | 1992-10-19 | 1996-09-17 | At&T Global Information Solutions Company | Elevated emitter for double poly BICMOS devices |
| US5643806A (en) * | 1993-02-28 | 1997-07-01 | Sony Corporation | Manufacturing method for making bipolar device |
| US5650655A (en) | 1994-04-28 | 1997-07-22 | Micron Technology, Inc. | Integrated circuitry having electrical interconnects |
| US5294558A (en) * | 1993-06-01 | 1994-03-15 | International Business Machines Corporation | Method of making double-self-aligned bipolar transistor structure |
| US5434103A (en) * | 1993-06-10 | 1995-07-18 | Micron Technology, Inc. | Method of forming an electrical connection |
| US6808999B2 (en) * | 1994-09-26 | 2004-10-26 | Sony Corporation | Method of making a bipolar transistor having a reduced base transit time |
| JP2679647B2 (ja) * | 1994-09-28 | 1997-11-19 | 日本電気株式会社 | 半導体装置 |
| JP2669377B2 (ja) * | 1995-01-30 | 1997-10-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5795830A (en) * | 1995-06-06 | 1998-08-18 | International Business Machines Corporation | Reducing pitch with continuously adjustable line and space dimensions |
| KR100191270B1 (ko) * | 1995-09-29 | 1999-06-15 | 윤종용 | 바이폴라 반도체장치 및 그의 제조방법 |
| JPH1098120A (ja) * | 1996-09-19 | 1998-04-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6255184B1 (en) * | 1999-08-30 | 2001-07-03 | Episil Technologies, Inc. | Fabrication process for a three dimensional trench emitter bipolar transistor |
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