JPS6021571A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6021571A JPS6021571A JP58130066A JP13006683A JPS6021571A JP S6021571 A JPS6021571 A JP S6021571A JP 58130066 A JP58130066 A JP 58130066A JP 13006683 A JP13006683 A JP 13006683A JP S6021571 A JPS6021571 A JP S6021571A
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- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- semiconductor
- insulating film
- film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
- H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置、特にＭＩＳ型半導体装置及びその
製造方法に関するものである。
製造方法に関するものである。
ＭＩＳ型半導体装置のうち、特にＭＯＳ ＦＥＴ（絶縁
ゲート型電界効果トランジスタ）は低耐圧。
ゲート型電界効果トランジスタ）は低耐圧。
低電力用デバイスとして良く知られていたが、最近では
高耐圧、大電力設計が可能となり、現在ではパワーデバ
イスとしても使用されるようになった。
高耐圧、大電力設計が可能となり、現在ではパワーデバ
イスとしても使用されるようになった。
次に従来の高制圧パワーＭＯ８ＦＥＴとして知られてい
るＤＳＡ （Ｄｉｆｆｕｓｉｔｉｏｎ ５ｅｌｆ−ＡＩ
−ｉｇｎｒｎｅｎｔ ）構造のｉ” Ｅ Ｔ （以下
Ｄ−ＭＯ８１”ＥＴと称す）の構造について第１図及び
第２図を参照して説明する。
るＤＳＡ （Ｄｉｆｆｕｓｉｔｉｏｎ ５ｅｌｆ−ＡＩ
−ｉｇｎｒｎｅｎｔ ）構造のｉ” Ｅ Ｔ （以下
Ｄ−ＭＯ８１”ＥＴと称す）の構造について第１図及び
第２図を参照して説明する。
Ｄ−ＭＯＳ ＦＥＴ は二重拡散によりチャンネルを形
成するもので、格子状のゲー）Ｐｏｌｙ８ｉ電極５に囲
まれた同一の拡散窓よりチャンネル形成用不純物拡散（
ｐ領域６２）と、ソース形成の不純物拡散（ｎ＋領域７
）を行っているのが特長である。チャンネル長は９層３
２とｎ＋層７の拡散深さの差で決っているので数ミクロ
ン以下の極めて短いチャンネル長を形成できる。ソース
電極はｎ＋ソース７とチャンネル形成１）層６２（一般
的にはオーミックコンタクトの接触抵抗の低減化のため
ｐ＋層ろ１）との両方にオーミック接触している。ゲー
ト電極は前述したように格子構造とストライプ構造が一
般的であるが、ここでは格子構造を図示している。ｎ＋
基板１がドレイン抵抗であり、重１／ｎ＋構造となって
いる。ドレイン電極はチップ裏面に形成されている。尚
、４２は酸化膜、４ろはＰＥＧ膜、８はＡＩ電極である
。ゲート−ソース間に正の電圧を加え′（チャンネルを
オンさせると、電流は基板より縦方向に流れ、チャンネ
ルを通ってソースに流れ込む。
成するもので、格子状のゲー）Ｐｏｌｙ８ｉ電極５に囲
まれた同一の拡散窓よりチャンネル形成用不純物拡散（
ｐ領域６２）と、ソース形成の不純物拡散（ｎ＋領域７
）を行っているのが特長である。チャンネル長は９層３
２とｎ＋層７の拡散深さの差で決っているので数ミクロ
ン以下の極めて短いチャンネル長を形成できる。ソース
電極はｎ＋ソース７とチャンネル形成１）層６２（一般
的にはオーミックコンタクトの接触抵抗の低減化のため
ｐ＋層ろ１）との両方にオーミック接触している。ゲー
ト電極は前述したように格子構造とストライプ構造が一
般的であるが、ここでは格子構造を図示している。ｎ＋
基板１がドレイン抵抗であり、重１／ｎ＋構造となって
いる。ドレイン電極はチップ裏面に形成されている。尚
、４２は酸化膜、４ろはＰＥＧ膜、８はＡＩ電極である
。ゲート−ソース間に正の電圧を加え′（チャンネルを
オンさせると、電流は基板より縦方向に流れ、チャンネ
ルを通ってソースに流れ込む。
一般的にＭ ＯＳ ｉｉ” Ｅ Ｔは少数キャリヤの蓄
積がないため高速スイッチングが可能で、負の温度特性
のため熱的安定性が高いなど、大電力用素子として長所
を持っている反面、バイポーラトランジスタと比較して
多数キャリア素子であるため高耐圧化に必要な基板抵抗
１−がそのまま飽和電圧の」二重に結びつき同一チップ
面積ではオン抵抗が太き（なるという欠点があった。こ
れを解決するためにはＦＥＴの電流通路の抵抗、特にド
レイン抵抗の低減をはかることが必要である。これは、
いかにドレインの面積効率をあげるかということで、微
細加工技術を駆使して最良パターン設計をおこなう必要
がある。これを満足する構造として一般的にはＤ−ＭＯ
Ｓ ＦＥＴが採用されている。そこで、Ｉ）−ＭＯＳ
ＦＥＴ のチャンネル形成部ｐ＋層とソースｎ＋層のオ
ーミックコンタクト部を極力倣細化し、チャンネル周辺
長をいかに長くすることが可能か、等によって素子の性
能が決定される。
積がないため高速スイッチングが可能で、負の温度特性
のため熱的安定性が高いなど、大電力用素子として長所
を持っている反面、バイポーラトランジスタと比較して
多数キャリア素子であるため高耐圧化に必要な基板抵抗
１−がそのまま飽和電圧の」二重に結びつき同一チップ
面積ではオン抵抗が太き（なるという欠点があった。こ
れを解決するためにはＦＥＴの電流通路の抵抗、特にド
レイン抵抗の低減をはかることが必要である。これは、
いかにドレインの面積効率をあげるかということで、微
細加工技術を駆使して最良パターン設計をおこなう必要
がある。これを満足する構造として一般的にはＤ−ＭＯ
Ｓ ＦＥＴが採用されている。そこで、Ｉ）−ＭＯＳ
ＦＥＴ のチャンネル形成部ｐ＋層とソースｎ＋層のオ
ーミックコンタクト部を極力倣細化し、チャンネル周辺
長をいかに長くすることが可能か、等によって素子の性
能が決定される。
そこで、第２図のように、従来のＤ−ＭＯＳ Ｆ’ＥＴ
は、最小デザインルールをＪ、とすると、チャンネル周
辺長ろ１とソースｎ＋層７のオーミックコンタクトホー
ルは、３ ｌｘ Ｘ ５１１１の大きさを必要とし、フ
ォ） ＩＪソゲラフイーの問題上これ以上の微細化は、
はぼ不可能である。ここで、ｌ！２はゲート多結晶シリ
コン５からのフォトリソグラフィー上、たとえばフォト
マスクの位置合せ余裕等で必要な寸法である。
は、最小デザインルールをＪ、とすると、チャンネル周
辺長ろ１とソースｎ＋層７のオーミックコンタクトホー
ルは、３ ｌｘ Ｘ ５１１１の大きさを必要とし、フ
ォ） ＩＪソゲラフイーの問題上これ以上の微細化は、
はぼ不可能である。ここで、ｌ！２はゲート多結晶シリ
コン５からのフォトリソグラフィー上、たとえばフォト
マスクの位置合せ余裕等で必要な寸法である。
本発明は、上記した点に鑑みＣなされたもので、ソース
コンタクトホール、特にチャンネル形成部ｐ＋層とソー
スｎ＋層のオーミックコンタクトホールの微細化を可能
と］７、該効果で得た余分な面積に有効的にチャンネル
を形成し、あるいはチップ面積な減らして生産性の向上
を可能とするＭＩＳ型半導体装置ならびその製造方法を
提供することを目的とするものである。
コンタクトホール、特にチャンネル形成部ｐ＋層とソー
スｎ＋層のオーミックコンタクトホールの微細化を可能
と］７、該効果で得た余分な面積に有効的にチャンネル
を形成し、あるいはチップ面積な減らして生産性の向上
を可能とするＭＩＳ型半導体装置ならびその製造方法を
提供することを目的とするものである。
以下本発明を用いた実施例について述べる。
第６図（ａｌ〜（ｅ）に第１実施例を示す。まず、ｎ＋
半導体基板１上にｎ型半導体１Ｍ２を形成し、その表面
に一ゲート酸゛化膜４１を例えば１０００＾の厚みに形
成する′ζ第３図（ａ） ）。続いてゲート電極となる
多結晶シリコンパターン５を例えば６０００＾の厚さで
形成しく第６図（ｂ））、次に酸化膜４１を゛除去し、
多結晶シリコン５をマスクにｎ＋層７を形成する。その
後熱処理を施して酸化膜４２を例支ば５０’Ｏ〜１０１
１０＾程度の厚さで形成し、その上にＣＶＤ法にて、Ｐ
８Ｇ膜４３を例えば８０ （：ｌ ［Ｉ Ａの厚さで形
成する（第３図（Ｃ））。次に最小デザインルールにて
コンタクトホールを形成するため、酸化膜４２とＰＳＧ
膜４３を開口し、該膜を基準にしてソースｎ＋層あるい
はチャンネル２層６２な、例えば微細加工に有効な、ア
ンダーカットの生じないリアクティブイオンエツチング
を行い、それによって生じた溝又は穴Ｈ（凹部ともいう
）の周囲のシリコンダメージ層を除去する（第３図（ｄ
））。次に上記溝又は穴Ｈにボロンイオン注入を行い、
熱処理を施して、チャンネル形成部ｐ＋層６１を形成し
、ＡＡＩ電極８を例えば４μｍの厚さに形成して完成す
る（第６図（ｅ））。尚、本実施例においては、チャン
ネル形成部のｐ＋層３１は、１層６２を形成する前にあ
らかじめ形成してもよく、さらに溝又は穴は等方性のエ
ツチングでもよい。又チャンネル形成部のｐ＋層３１は
ソース電極Ａ、ｌとのオーミック抵抗を下げることを目
的としているため、場合によっては無くとも良い。
半導体基板１上にｎ型半導体１Ｍ２を形成し、その表面
に一ゲート酸゛化膜４１を例えば１０００＾の厚みに形
成する′ζ第３図（ａ） ）。続いてゲート電極となる
多結晶シリコンパターン５を例えば６０００＾の厚さで
形成しく第６図（ｂ））、次に酸化膜４１を゛除去し、
多結晶シリコン５をマスクにｎ＋層７を形成する。その
後熱処理を施して酸化膜４２を例支ば５０’Ｏ〜１０１
１０＾程度の厚さで形成し、その上にＣＶＤ法にて、Ｐ
８Ｇ膜４３を例えば８０ （：ｌ ［Ｉ Ａの厚さで形
成する（第３図（Ｃ））。次に最小デザインルールにて
コンタクトホールを形成するため、酸化膜４２とＰＳＧ
膜４３を開口し、該膜を基準にしてソースｎ＋層あるい
はチャンネル２層６２な、例えば微細加工に有効な、ア
ンダーカットの生じないリアクティブイオンエツチング
を行い、それによって生じた溝又は穴Ｈ（凹部ともいう
）の周囲のシリコンダメージ層を除去する（第３図（ｄ
））。次に上記溝又は穴Ｈにボロンイオン注入を行い、
熱処理を施して、チャンネル形成部ｐ＋層６１を形成し
、ＡＡＩ電極８を例えば４μｍの厚さに形成して完成す
る（第６図（ｅ））。尚、本実施例においては、チャン
ネル形成部のｐ＋層３１は、１層６２を形成する前にあ
らかじめ形成してもよく、さらに溝又は穴は等方性のエ
ツチングでもよい。又チャンネル形成部のｐ＋層３１は
ソース電極Ａ、ｌとのオーミック抵抗を下げることを目
的としているため、場合によっては無くとも良い。
このようにして形成したＤ−ＭＯｓ ＦＥＴの平面図（
Ａｌ形成前）を第４図に示す。
Ａｌ形成前）を第４図に示す。
第２実施例を第５図（ａ）〜（ｅｌに示す。第５図（ａ
）〜（ｃ）までは前記第１実施例と同じである。続いて
、コンタクトホールを開口後、ソースｎ＋層７とチャン
ネル形成部９層３１のエツチングを、例えばＫ Ｏｆｒ
にて異方性エッチを施し■又はＵ字状の四部ｌ（を形成
して、Ａ、ｌ電極とのコンタクト面積を広くする（第５
図（山）。続いて、ＡＪ’電極を形成する（第５図（ｅ
））。尚、■又はＵ字形の四部を形成する手段として、
Ｋｏｌｌのみに限らず、例えばドライエッチにて同様の
効果をもたらしめでも良い。
）〜（ｃ）までは前記第１実施例と同じである。続いて
、コンタクトホールを開口後、ソースｎ＋層７とチャン
ネル形成部９層３１のエツチングを、例えばＫ Ｏｆｒ
にて異方性エッチを施し■又はＵ字状の四部ｌ（を形成
して、Ａ、ｌ電極とのコンタクト面積を広くする（第５
図（山）。続いて、ＡＪ’電極を形成する（第５図（ｅ
））。尚、■又はＵ字形の四部を形成する手段として、
Ｋｏｌｌのみに限らず、例えばドライエッチにて同様の
効果をもたらしめでも良い。
第３実施例を第６図（ａ）〜（ｆｌに示す。第６図（ａ
ｔ〜（ｃｌまでは前記第１実施例の第６図（ａ）〜（Ｃ
，）までと同じである。続いてこの−Ｆに窒化膜９を、
例えば約６ｎｏｏＸ堆積させ、該窒化膜９．ＰＳＧ膜４
３゜酸化膜４２を選択的に開口する。しかる後に、ソー
スｎ＋層７とチャンネル形成部９層６２の途中まで異方
性エツチングを施して開口部Ｉ−（を形成する（第６図
（ｄ））。次に前記開口部Ｈからｐ＋ ｌ型不純物を拡
散後、前記開口部を形成しているＰＳＧ膜４３゜酸化膜
４２を選択的にエツチングし、開口部から後退させる（
第６図（ｅ））。続いて窒化膜９を選択的に、例えば１
７０°Ｃの熱リン酸にてエツチング除去後１電極８を形
成する（第６図（ｆ））。尚、本実施例において窒化膜
のかわりにフォトレジスト膜あるいはアルミナ膜、多結
晶シリコン、非晶質シリコン、メタルシリサイド等を用
いてもよく、いわゆるＰＳＧ膜や酸化膜とはエツチング
速度あるいはエツチング性質の異なる材料膜であれば物
に指定はしない。
ｔ〜（ｃｌまでは前記第１実施例の第６図（ａ）〜（Ｃ
，）までと同じである。続いてこの−Ｆに窒化膜９を、
例えば約６ｎｏｏＸ堆積させ、該窒化膜９．ＰＳＧ膜４
３゜酸化膜４２を選択的に開口する。しかる後に、ソー
スｎ＋層７とチャンネル形成部９層６２の途中まで異方
性エツチングを施して開口部Ｉ−（を形成する（第６図
（ｄ））。次に前記開口部Ｈからｐ＋ ｌ型不純物を拡
散後、前記開口部を形成しているＰＳＧ膜４３゜酸化膜
４２を選択的にエツチングし、開口部から後退させる（
第６図（ｅ））。続いて窒化膜９を選択的に、例えば１
７０°Ｃの熱リン酸にてエツチング除去後１電極８を形
成する（第６図（ｆ））。尚、本実施例において窒化膜
のかわりにフォトレジスト膜あるいはアルミナ膜、多結
晶シリコン、非晶質シリコン、メタルシリサイド等を用
いてもよく、いわゆるＰＳＧ膜や酸化膜とはエツチング
速度あるいはエツチング性質の異なる材料膜であれば物
に指定はしない。
第４実施例を第７図（ａ）〜（ｆ）に示す。本実施例は
ほぼ前記第３実施例と類似しており、ソー２０１層７と
チャンネル形成部９層６２を四部にエツチングする際例
えば）（ＯＨにて７字あるいはＵ字状にエツチングする
方法を用いた（第７図（ｅ）参照）。
ほぼ前記第３実施例と類似しており、ソー２０１層７と
チャンネル形成部９層６２を四部にエツチングする際例
えば）（ＯＨにて７字あるいはＵ字状にエツチングする
方法を用いた（第７図（ｅ）参照）。
以上の第１〜第４実施例において、ゲート多結晶シリコ
ン５のかわりにメタルシリサイドあるいは高融点金属等
の導電体膜さらに、ＰＳＧ膜４ろのかわりに、他のＣＶ
Ｄ酸化膜又、ｐ型、ｐ型な全て逆にしても良い。
ン５のかわりにメタルシリサイドあるいは高融点金属等
の導電体膜さらに、ＰＳＧ膜４ろのかわりに、他のＣＶ
Ｄ酸化膜又、ｐ型、ｐ型な全て逆にしても良い。
以上のように本発明に」：ると、ソースｎ＋層とチャン
ネル形成部９層又はｐ＋層のオーミックコンタクト部は
、第２図と第４図を比較してもわかるように、面積比で
約６４％も縮小できる。これは従来のｎ型半導体層の表
面に形成されたチャンネル形成部９層又はｐ＋層をソー
スｎ＋層から１どのコンタクトホールな形成しているた
め、＼＼＼＼＼へ＼〜（入城（＼＼（〜へ〜コンタクト
ホールが５１１に３１．の面積な必をとする（Ｍ２図参
照）。
ネル形成部９層又はｐ＋層のオーミックコンタクト部は
、第２図と第４図を比較してもわかるように、面積比で
約６４％も縮小できる。これは従来のｎ型半導体層の表
面に形成されたチャンネル形成部９層又はｐ＋層をソー
スｎ＋層から１どのコンタクトホールな形成しているた
め、＼＼＼＼＼へ＼〜（入城（＼＼（〜へ〜コンタクト
ホールが５１１に３１．の面積な必をとする（Ｍ２図参
照）。
しかし本発明によると、最小デザインルールがら上記コ
ンタクトホールは／、 Ｘ ｌ、の面積で、縦方向に７
字又はＵ字状の四部を形成しているため、該凹部の１則
面でチャンネル形成部１）又はｐ＋層とＡｌ１．ソース
ｎ＋層とＡ、ｌがオーミックコンタクトされているため
極めて小さい面積を必要とするにすぎない。しかもチャ
ンネル形成ｐ十層は、主としてＡＪとのオーミック抵抗
を減らすために形成された領域だが、従来方法では、１
度フォトグラフイでもって形成していたが、本発明では
コンタクトホールな形成する際に行うフォトリソグラフ
ィーで自己被合的に、例えばイオン注入等で形成できる
ため、工程が簡単化され、これがひいては生産性向上を
はかることにつながる。
ンタクトホールは／、 Ｘ ｌ、の面積で、縦方向に７
字又はＵ字状の四部を形成しているため、該凹部の１則
面でチャンネル形成部１）又はｐ＋層とＡｌ１．ソース
ｎ＋層とＡ、ｌがオーミックコンタクトされているため
極めて小さい面積を必要とするにすぎない。しかもチャ
ンネル形成ｐ十層は、主としてＡＪとのオーミック抵抗
を減らすために形成された領域だが、従来方法では、１
度フォトグラフイでもって形成していたが、本発明では
コンタクトホールな形成する際に行うフォトリソグラフ
ィーで自己被合的に、例えばイオン注入等で形成できる
ため、工程が簡単化され、これがひいては生産性向上を
はかることにつながる。
第１実施例は、本発明による最も一般的な方法ならびに
構造で、第２実施例はＡｌ膜を微細化のため薄くした場
合のＡｌの段切れ防止と、極力ＡＪとソースｎ＋層、チ
ャンネル形成部ｐ又はｐ＋層との接触面積を大きくする
ため、凹部にテーパを形成している。さらに第６実施例
と第４実施例は、大電力用としてソースｎ＋層とＡｌと
の接触面積を自己整合的に大きくするため、コンタクト
開口部の絶縁膜をサイドエッチすることによって可能と
している。以上の点から本発明は、素子の性能に直接影
響を持たないチャンネル形成ＮＳｐ＋層とソースｎ＋層
のオーミックコンタクト部を微細化することを可能とし
、これによってウェハーチップザイズの縮小、チャンネ
ル周辺長の増大、のみならず、プロセスの簡単化、生産
性９歩留りの向上等をはかることができる。
構造で、第２実施例はＡｌ膜を微細化のため薄くした場
合のＡｌの段切れ防止と、極力ＡＪとソースｎ＋層、チ
ャンネル形成部ｐ又はｐ＋層との接触面積を大きくする
ため、凹部にテーパを形成している。さらに第６実施例
と第４実施例は、大電力用としてソースｎ＋層とＡｌと
の接触面積を自己整合的に大きくするため、コンタクト
開口部の絶縁膜をサイドエッチすることによって可能と
している。以上の点から本発明は、素子の性能に直接影
響を持たないチャンネル形成ＮＳｐ＋層とソースｎ＋層
のオーミックコンタクト部を微細化することを可能とし
、これによってウェハーチップザイズの縮小、チャンネ
ル周辺長の増大、のみならず、プロセスの簡単化、生産
性９歩留りの向上等をはかることができる。
第１図は従来装置の構造断面図、第２図はその平面図、
第６図（ａｌ〜（ｅ）は本発明の一実施例たる製造方法
の工程断面図、第４図はその平面図、第５図（ａ） 〜
（ｅ）、第６図ｆａ） 〜（ｆｌ、第７図（ａ）〜（ｆ
）は他の実・・・チャンネル形成部のｐ＋型半導体層、
４１・・・ゲート酸化膜、 ４２・・・シリコン酸化
膜、 ４３・・・ＰＳＧ膜、５・・・ゲート多結晶シリ
コン、 ６・・・フォトレジスト、７・・・ソースｎ＋
型半導体層、８・・・ソースＡＩ！電極、９・・・シリ
コン窒化膜。 −３８１− ゛＜− く二 Ｅ：［醒にネｉｌｉ 、−ｔ−Ｅ、 Ｖ貫）１．事イ′
１の表示 昭和５８（１特Ｒ’Ｙｔｔ５１３００６６号
２、発明の名称 半導体装置及びぞの製造方法３、補正
をする省 事（’ｌどの関係 特ｎ出願人 ４、代理人 ５、補正命令の目付 自 発 ６、補正の対象 明細書の発明のＪｉｆｆ細な説明の欄
及び回向の簡ｒ１！な説明の欄 ７６補正の内容 別紙の通り 別 紙 補正の内容 （１）明細書第８ページ第５行に記載の「０層３１−１
を「９層３２」に訂正する。 （２）同第１２ページ第９１１に記載の「・・・ブヤン
ネル形成部のｐ中型゛１つ導体層１．１の後にｒ３２・
・・チャンネル形成部０層、−１を加入する。 以 土
第６図（ａｌ〜（ｅ）は本発明の一実施例たる製造方法
の工程断面図、第４図はその平面図、第５図（ａ） 〜
（ｅ）、第６図ｆａ） 〜（ｆｌ、第７図（ａ）〜（ｆ
）は他の実・・・チャンネル形成部のｐ＋型半導体層、
４１・・・ゲート酸化膜、 ４２・・・シリコン酸化
膜、 ４３・・・ＰＳＧ膜、５・・・ゲート多結晶シリ
コン、 ６・・・フォトレジスト、７・・・ソースｎ＋
型半導体層、８・・・ソースＡＩ！電極、９・・・シリ
コン窒化膜。 −３８１− ゛＜− く二 Ｅ：［醒にネｉｌｉ 、−ｔ−Ｅ、 Ｖ貫）１．事イ′
１の表示 昭和５８（１特Ｒ’Ｙｔｔ５１３００６６号
２、発明の名称 半導体装置及びぞの製造方法３、補正
をする省 事（’ｌどの関係 特ｎ出願人 ４、代理人 ５、補正命令の目付 自 発 ６、補正の対象 明細書の発明のＪｉｆｆ細な説明の欄
及び回向の簡ｒ１！な説明の欄 ７６補正の内容 別紙の通り 別 紙 補正の内容 （１）明細書第８ページ第５行に記載の「０層３１−１
を「９層３２」に訂正する。 （２）同第１２ページ第９１１に記載の「・・・ブヤン
ネル形成部のｐ中型゛１つ導体層１．１の後にｒ３２・
・・チャンネル形成部０層、−１を加入する。 以 土
Claims (3)
- （１）第−導′ｇｔ型の第１半導体層の主面に絶縁膜を
介して半導体又は導電体パターンが形成され、第１半導
体層中であって、前記絶縁膜を介して前記半導体又は導
電体パターンと一部が重なる位置に第二導電型の第２半
導体層が形成され、該第２半導体層中であって、＃配給
縁膜を介して前記半導体又は導電体パターンと一部が重
なる位置に第一導電型の第６半導体層が形成され、前記
絶縁膜半導体層の表面からその直下の第２半導体層にか
けて凹部を形成し、該凹部内において前記電極膜と前記
第２半導体層とを電気的に接続してなることを特徴とす
る半導体装置。 - （２）前記開口部は、その壁面に段差面が形成されてい
ることを特徴とする特許請求の範囲第１項に記載の半導
体装置。 - （３）第一導電型の第１半導体層上に第１の絶縁膜を形
成する工程と、その上に半導体あるいは導電体パターン
を形成する工程と、該パターンをマスクに前記半導体基
板に第二導電型の第２牛導体層を形成する工程と、前記
半導体あるいは導電体パターンをマスクに第−導電型の
第３半導体層を、前記第２半導体層内へ形成する工程と
、この上に第２の絶縁膜を形成する工程と、該絶縁膜を
選択的に開口して、該開口部から前記第３半導体層、第
２半導体層と順にエツチングして凹部を形成する工程と
、前記絶縁膜開口部の第２絶縁膜の一部を選択的にザイ
ドエツチすることにより【、絶縁膜開口部を自己整合的
に広げる工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130066A JPS6021571A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130066A JPS6021571A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6021571A true JPS6021571A (ja) | 1985-02-02 |
Family
ID=15025192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130066A Pending JPS6021571A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JPS6021571A (ja) |
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1983
- 1983-07-15 JP JP58130066A patent/JPS6021571A/ja active Pending
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