JPS60217438A - デ−タ処理装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［＃業りの利用分野］ 未発明はデータの処理装置ならびに方法に関するもので
、とくにスレ・ソデッドインタープリティプランゲージ
（Ｔ　Ｉ　Ｌ）を用いたデータ処理装置ならひに方法に
係わるものである。

［従来の技術ｌ 技術の進歩にともない、演算およびデータ処理Ｈの要求
をいずれも満たすような、高速ディジタルコンピュータ
に対する要望が高まっている。

中央処理装！（ＣＰＵ）を用いて所定のタスクを行なう
速度はさまざまな要因により定まるが。

そのような要因としては、中央処理＠置自体の実効速度
がどれほどであるかということと、該装置にどのような
言語を使用するかということが、あげられる、　実効速
度はコスト要因とデバイス技術の現状の関数であり、ま
たプログラミング言語は一般には、与えられたタスクに
対するプログラム速度と実行速度を向上させるように設
定することが可能な要因である。　最適のプログラム言
語はアセンブリコードを機械語に翻訳するアセンブリ語
であり、しかも、当面するアプリケーションかその使用
を許す場合には、もっとも効率の高い言語でもある。　
しなしながら、はとんどのプログラム言語はソース言語
をターゲット言語に変換オるに当って、コンパイラを使
用するものであり、動車の高いコードを作成しようとす
れと、コンパイラはいきおい複雑なものとなるのが通常
であり、また小型のマイクロコンピュータやミニコンピ
ユータではほとんど使用不能の大量のメモリを必要とす
る。　このため、大型のコンパイラを使用することなく
プログラム効率を高めるべく、さまざまの言語が開発さ
れており、そのような言語のひとつとして、一般に「ス
レツブラドインタープリティブランゲージ」として分類
されている言語がある。　このスレツブラドインタープ
リティブランゲージは、他の高レベルの言語よりも実行
速度が高く、これと同等のアセンブリ語プログラムに較
べて２０％ないし７５ｚシか実行速度が低くない、くわ
えて、スレツブラドインタープリティブランゲージはき
わめてコンパクトにコンパイルされ、従って回等のアセ
ンブリ語よりもメモリが少なくてすむコードを用いてい
る。　なお上記各言語については、たとえばｒＴｈｒｅ
ａｄｅｄ　Ｉｎｔｅｒｐｒｅｔｉｖｅ　Ｌａｎｇｕａｇ
、ｅｓ　」（Ｒ，Ｇ、　Ｌ／リジャ−，１９８１）およ
びｒｓｔａｒｔｉｎｇ　ＦｏｒｔｈＪ　（レオ・プロデ
ィ）にその記載がある。

このようなスレツブ・ソドインタープリテイプランゲー
ジはソース語を引」すて、−日、ターゲ・ント語を作成
することなく、直接そのソース語を実行するものである
。　すなわちスレツブ・ソドコードインタープリタは、
ソース語を中間言語ないしは内部フオームに翻訳した後
、この内部フオームな実行する。　この内部フオームは
、あらかじめ設定された内部フオームのアドレスのリス
トからなるもので、このリストをスレッドすなわち縫い
合せた後に、これらアドレスないし内部フオームの各々
を次々と実行する。　翻訳の効率を高めるため、スレツ
ブラドインタープリティブランゲージは逆ボーランド記
法で動作する一連のスタックを用いる。　すなわち１個
々の表現を評価する順序を特定し、たとえば、数字や識
別子、オペランド等は、これらが適用される順序と同じ
順序で現われるようにするのである。

さらに、スレツブラドインタープリティブランゲージは
一般に、いずれも後入れ先出し　（Ｌｉｓｔ−ｉｎ　Ｆ
ｉｒｓｔ−ｏｕｔ）ブツシュダウン型のスタックを２個
、すなわちデータスタ・ツクとリターンスタ・ツクを用
いる。　データスタ・ツクは数字やオペランドのアドレ
スを記憶するのに用いられ、リターンスタックはプログ
ラムフロー制御パラメータを記憶するのに用いられる。

　スレツブラドインタープリティブランゲージの使用中
は、実行すべきタスクの各々について、プログラムステ
ップを複数回実行しなければならない、　前記内部フオ
ームのだめのアドレスのリストは１通常２次的コード体
、あるいはただ単に「セカンダリ」と呼ばれ、またイン
タープリタにより実行される内部フオームは「プリミテ
ィブ」と呼ばれる。所望の動作を実現する機械語からな
るコード体である。　スレツブラドリストの各スレッド
はプリミティブで終り４ついでもう一度、ヒ記セカンダ
リのスレッドに戻って他のプリミティブを実行する。　
かくてプリミティブが実行される度に、ｉｖｒ定のセカ
ンダリのアドレスを記憶することが要求され、このプリ
ミティブが実行され次第、これらのアドレスが検索され
てプログラム中の適切な位置に戻されるのである。　も
っとも効率の高いプログラミングアプリケーションは、
明らかに、多数のセカンダリをスレッドすることなく一
律のプリミティブを実行するようなアプリケーションで
ある。　この種のプログラムの実行速度は、アセンブリ
語プログラムの場合とほぼ等しい。

所定のプログラミングアプリケーションに従来のマイク
ロプロセッサを用いて、スレツブラドインタープリティ
ブランゲージを実施する場合には、与えられたプリミテ
ィブを形成する機械語コード゛を実行するのに、有限数
のクロー、クサイクルが必要とされる。　たとえば、イ
ンテル社の２８０マイクロプロセツサを用いたマイクロ
プロセッサベースのシステムに、スレツブラドインター
プリティブランゲージを適用した場合には、データスタ
ックの最上位の内容を複写するためのプリミティブは、
マイクロプロセンサに約３０種類のタイミング状態を必
要とする。　また、べつのプリミティブを実行する場合
は、２８０マイクロプロセツサベースのシステムは、デ
ータスタックの最上位の内容を破棄するのに約１０種類
のタイミング状態を必要とする。　スレツブ・ンドイン
タープリテイブランゲージには、プリミティブがもっと
も効率の高い動作レベルであるため、プリミティブレベ
ルで実行することで、プログラム言語の効率の限界が定
まってしまうこととなる。　このような理由により、プ
ログラムの一部を高速で実行し、またプリミティブをき
わめて高速で実行することにより、スレツブラドインタ
ープリティブランゲージの実行効率を高めるべくした代
替技術の開発が望まれてきたのである。

ｒ問題点を解決しようとするだめの手段］かくて大発明
は、上記のような要望に応えるべくしたスレッデッドイ
ンタープリティブプロセッサを提供するものである。　
このスレッデッドインタープリティブプロセッサは、制
御信号を伝送するデータバスを設けて処理速度を高める
ようにするもので、後入れ先出しロータリースタックを
用いて、その複数個のデータレジスタにデータを記憶さ
せる。　これらデータレジスタは、これを同時にアドレ
スしうるちのとすることによ（Ｊ。

データが該レジスタの１個または複数個に回部に入力し
、あるいはこれから出力されうるようにする。　また演
算論理ユニットを用いて１個々のデータレジスタに記憶
されたデータに対する演算論理動作を行なう、この演算
論理ユニットにデータを入力するためには、第１および
第２のバスを設けて、ト記ロータリースタック内のデー
タレジスタのうち選択されたレジスタの出力と、これら
バスを選択的にインターフェースさせる。　さらに第３
のバスを設けて、前記演算論理ユニットの出力をロータ
リー　スタックのデータレジスタのう゛ち、選択された
１個のレジスタに選択的に接続させる。　さらに第４の
バスを設けて、Ｌ記憶１および第２のバスからのデータ
を、前記ロータリースタ・ツクのデータレジスタのうち
９選択された１個のレジスタの入力に転送する。　前記
第１．第２、第３および第４のバスの接続関係、および
前記演算論理ユニットにより行なわれる動作の種類を制
御するマイクロコード命令は、適宜の記憶手段に記憶さ
せておく、　これらマイクロコード命令は、プログラム
命令に応答してデータバスを介してアドレスされ、適宜
の情報を含んだ選択マイクロコード命令を出力する。　
さらに適宜の制御機構を設けて、前記第１．第２．第３
および第４のバスにおけるデータの流れ、および前記演
算論理ユニットにより行なわれる機能を９選択されたマ
イクロコード命令に応答して制御する。　ついで、この
選択されたマイクロコード命令に応答して実行されるべ
き機能が、前記ロータリースタック内の適宜のデータレ
ジスタに記憶されているデータを同時に処理することに
より、前記演算論理ユニ・・、トによって実行される。

本発明による装置の他の実施例においては。

ヒ記マイクロコードアドレスは、これを複数のグループ
形式で記憶手段に格納し、各グループのアドレスを所定
のパターンに配列する。　データバスに出力されたプロ
グラム命令に応答して、これら複数のグループのうちｌ
グループを選択して。

その内容たるマイクロコードアドレスを順次データバス
に供億合干る。　ついで、これらマイクロコードアドレ
スの各々なアクセスすることにより。

適、宜のマイクロニードアドレスを前記制御メカニズム
に出力させて、命令を実行する。　命令の実行後は１次
のマイクロコードアドレスが第２の記憶手段からアクセ
スされて、データバスに供給される。

本発明による装置のさらに他の実施例においては、２次
的な後入れ先出しロータリースタックを用いて、その複
数のデータレジスタにデータを記憶させる。　この２軟
ロータリースタ・ツク内のデータレジスタも、同時にこ
れをアドレスしう島ようなものとする。　該２次ロータ
リースタックのデータレジスタのうちから選択されたレ
ジスタからのデータは、第１および第２のバスを介して
ｉｔｉ記演算演算論理ユニット力に転送され、またこの
演算論理ユニットの出力は、２次ロータリースタックの
データレジスタのうち０選択された１個のレジスタに第
３のバスを介して接続する。　さらに」−記憶１および
第２のバスの一方からのデータは、第４のバスを介して
、２軟ロータリースタ・ツクのデータレジスタのうち選
択された１個のとジスタの入力に転送される。　さらに
適宜のスイッチ機構を設けて、２次ロータリースタック
と上記第１．第２．第３および第４のバスとの間のスイ
・ソチングを行なうことにより、転送パスを２軟ロータ
リースタ・ツクとインターフェースさせる、ついでマイ
クロコードデー′夕命令をアクセスして、２次ロータリ
ースタンク内のデータレジスタに記憶されているデータ
の処理を行なう、さらに適宜のタイミングユニツトを用
いて、ｈ記スイッチ機構を定期的に動作させることによ
り、２軟ロータリースタ・ツク内のデータレジスタのデ
ータが、前記第１．第２．第３および第４のバスおよび
前記演算論理ユニットにより処理されうるようにするこ
とにより、２軟ロータリースタ・ツクのデータレジスタ
におけるデータの処理が、１軟ロータリースタ・ツクに
おけるデータの処理とは独立して行なわれるようにする
。

［実施例］ 次に図面を参里して本発明の詳細な説明する。　第１図
は本発明によるスレーノデｙド゛インタープリティブラ
ンゲージプロセッサ（以下蛍にＴＩＬプロセ・ソサとい
う）の一実施例の基本構成を示すプロ・νり図である。

　この本発明によるＴＩＬプロセ・ソサは、１サイクル
あるいはわずか数サイクル以内で、多重の撰択および演
算動作を実行する能力をもつもので、メイン入出力デー
タバス１０（以下蛍にＩ１０データバスという）および
アドレスバス１２を有しこれらバスはＩ１０サブシステ
ム／外剖メモリ１４（以下車にメモリという）とインタ
ーフェースしている。　Ｉ１０データバス１０にはさら
に、演算論理ユニット１６（以下車にＡＬＵという）が
インターフ、−スしており、このＡ　Ｌ　Ｕ　１８に入
力するデータに対して演算論理動作を行なうことができ
る。

ト記Ａ　Ｌ　Ｕ　１Ｂにはさらに、パラメータスタック
１８がインターフェースしており、ハードウェアで後入
れ介出し　（ＬＩＦＯ）スタックを構成する。

Ｉ１０データバス１０にはさらにリターンスタック２０
がインターフェースしており、このリターンスタック２
０も後入れ先出しスタックとして構成されパラメータス
タック１８およびリターンスタック２０に蓄えられたデ
ータは、データマニピュレータ２２により処理される。

　このデータマニピュレータ２２は、Ｌ記ＡＬＵ１６の
動作を制御するとともに。

その選枳位置ないしアドレスにマイクロコード命令を記
憶する。　データマニピュレータ２２はさらに、Ｉ１０
データバス１０から入力したマイクロコード命令アドレ
スに応答して動作子る。　これらマイクロコード命令は
、前記スタック１８．２０に関連してデータをどのよう
にシフトさせるか、また前記１６に入力したデータに対
して該ユニットのどのような機能を実行させるかを決定
するものである。　パラメータスタック１８．リターン
スタック２０およびデータマニピュレータ２２の動作は
、すべてシステムクロック２６により制′御される。　
このシステムクロック２６はさらにＥ記メモリ１４にも
接続されて、そのタイムベースを与える。

第１図に示す構成は２水準制御方式を用いるもので、そ
の第ルベルの制御は、「プリミティブｊの実行を行なう
ためのものである。　ここにいう「プリミティブ」とは
、ＴＩＬプロセッサにより実行される甚大命令であって
、たとえばパラメータスタ・ツク１８内のデータを処理
したり、該スタ・ツク因に記憶されているデータに対し
て演算動作や論理動作を行なったり、パラメータスタッ
ク１８内からデータをシフトさせたり、あるいはこのス
タ・ツク１こ対してデータをシフトさせたりする命令を
台むものであるが、このような動作については後で詳述
する。　第２レベルの動作は［セカンダリ」と称するス
レ・ンデ・ソド′リストにより、前記プリミティブ命令
をｗ際にヌレラドする。すなわち「縫い合せる」こと等
である。　このセカンダリは木質的には、一群のプリミ
ティブ命令と、これら命令を実行するのに必要なステッ
プとからなるサブルーチンである。

前記Ｉ１０データバス１０およびアドレスバス１２には
さらに、第２レベルメモリ３ｏがインターフェースして
おり、データマニピュレータ２２用のマイクロコード命
令をアドレスバスで記憶するのに用いられる。　これら
のマイクロコード命令は。

Ｉ１０データバス１ｏからデータマニピュレータ２２に
入力されて、命令が実行される。　動作時には、該第ル
ベルメモリ２４はアドレスバス１２によりアト゛レスさ
れ、マイクロコード命令アドレスが工１０データバス１
ｏに出力して、データマニピュレータ２２の制御が行な
われる。　ヒ記パラメータスタック１８による処理の大
部分については、マイクロコード命令にコード化された
諸機能が１クロックサイクル以内に実行される。　ただ
し後述するように、ＡＬＵＩＥｉによる掛は算動作等、
若干の機能については、付加的なりロックサイクルが用
いられる。

さらにスレツブ・ソド゛命令制御回路２８を設けて、工
１０データバス１０およびアドレスバス１２を介して第
２レベルメモリ３ｏとインターフェースさせることによ
り、ＴＩＬプロセッサの第２レベルの制御が行なわれる
。　動作時には、アドレスバス１２を介して第２レベル
メモリ３０をアドレスすることにより、該第２レベルメ
モリ３０に記憶された複像のスレツブラドリストのうち
のひとつが、Ｌ記スレッデッド命令制御回路２８により
実行開始され、ついで第ルベルメモリ２４のためのデー
タがアドレス形六で、第２レベルメモリ３０から出力さ
れる。　このアト゛レスはスレッデ、ンド命令制御回路
２８により、工１０データバス１０からフエ・ソチされ
て、アドレスバス１２に伝送される。　このようにアド
レスがアドレスバス１２に供給され、第ルベルメモリ２
４がアドレスされると、該アドレスに記憶されているデ
ータが出力されて、データマニピュレータ２２内のマイ
クロコード′命令が選択され。

プリミティブが実行される。　第ルベルメモリ２４のた
めのアドレスが、アドレスバス１２に供給されてデータ
マニピュレータ２２がアドレスされるのと同時に、スレ
ツブ・シトリストのための次のｌｌｌｌｌｉ次アドレス
が、スレツブラド命令制御回路２８によりが実行された
後、アドレスバス１２に供給される。

かくて次のマイクロコードアドレスがＩ１０データバス
１０に送られて、プリミティブの実行完了後、データマ
ニピュレータ２２がアドレスされ、スレツブ・シトリス
ト中の軟の順軟命令を実行することが可能となる。　従
ってスレ・ンデツド命令制御回路２８は、所望のスレツ
ブ・シトリストをステ・ツブして、第ルベルメモリ２４
からのマイクロコードアドレスを、順次Ｉ１０データバ
スｌＯに伝送することとなる。　これらマイクロコード
アドレスはＩ１０データバスｌＯにイ共烏合されると、
ただちにデータマニピュレータ２２によりフェッチされ
、８亥アドレスに応答する記憶場所に記憶されている命
令が実行される。

所望のスレツブラドリストが実行された後。

別のスレ、ソデッドリストがメモリから選択されて実行
される。　メモリ１４は多数のスレ・ソデ・シトリスト
を容易に実行しうるようにすべく構成してあり、このた
めに該メモリ１４はＩ１０データバス１０レベルメモリ
３０を補完する。　かくて、未発明によるＴＩＬプロセ
ッサを一枚のチ・ソプヒで製作する際に発生する。メモ
リの容量上の制約を解消することが可能となる。　メモ
リ内からデータを検索子る記憶場所を決定するためには
、アドレスバス１２にアドレスなイ共本合するだけでよ
く、このようなデータの検索はスレツブラド命令制御回
路２８による制御の判とで行なわれる。

未発明によるＴＩＬプロセッサを用いてプログラムを実
行するに当っては、プリミティブの実行に先立って多数
のセカンダリを実行しなければならない場合がある。　
ここにいうプリミティブとは最低レベルで実行される命
令のことであり。

これが実行された後には次の高いレベルに戻り。

このン欠のレベルがすなわちセカンタ゛りである。

マイクロコード命令のリストのスレ・ラド後１次のスレ
ツブラドリストが選択される。　これらのリストが実行
される順序は第３レベル動作の実行により定まる。　な
お上記各レベルについてはｒＴｈジャー、　１９８１）
にその詳細な説明がある。

ＴＩＬを現在性なわれているようにソフトウェア形業で
実現する場合は、プリミティブの実行には宥限数のステ
ップすなわちクロンクサイクルが必要となる。　たとえ
ば、パラメータスタックから１ワード゛のデータを抽出
して、該スタック内の残りのデータワードを１記憶場所
分だけシフトアップさせるためには、システムクロ・ツ
ク２６のクロックサイクルに１７て約１０ないし１５サ
イクルが必要となる場合があ０うる。　システムクロ・
ツク２８がこのようなタスクを行なっている期間中は、
システムのその他の個所は待機状態を保持せざるをえな
い、　故に未発明においては、演算論理動作を行なう回
路なＡ　Ｌ　Ｕ　１６のかたちで実現することに加えて
、パラメータスタック１８をハードウェア形式で遂行す
ることとするものであり、単純な処理であろうと複雑な
処理であろうと、システムクロツク２６の１サイクル期
間内で、効果的に行なわれるようにしたものである。　
このようにしだたでも、＠宇のプリミティブの実行速度
は約ＩＯないし１５倍向トし、より複雑なプリミティブ
に対しては、実行速度の向ヒ率は約４０から５０倍に近
づくこととなる。　ソフトウェア化したＴＩＬのプリミ
ティブ実行速度は９機械語による実行速度とほぼ同等な
いしｔ±これに近いため、未発明はプリミティブの実行
速度を、趨在もっとも効率の高いプログラミング手法以
−ヒのレベルにまで、向トｙせるものである。

［第ルベルのプログラム実行−プリミティブ］第１図に
ついて説明したＴＩＬプロセ・・、すのより仝体的な構
成を第２図に示す、　同図において、ＡＬＵ１８はパス
３４を介して一方面トランスファゲート３２とインター
フェースしており、このゲート３２はデータフローがＡ
　Ｌ　Ｕ　１Ｂから外部に向うような方向としである。

　このＡ　Ｌ　Ｕ　１Ｂは１６ビツトワイドのＡＬＵで
、このようなＡＬＵは４ピツ）ＡＬＵを４４Ｖ４カスケ
ード゛接続して構成することができる。　該Ａ　Ｌ　Ｕ
　１６は２人力と１出力を有し作を行なう２　このよう
なＡＬＵｌＢの代表的な機能については、ｒＴＴＬ　Ｄ
ａｔａ　Ｂｏｏｋ　Ｊ　（第２版、第７−２７３頁、第
１表および第２表、テキサスインスツルメンツ社、　１
９７１３’）にその記載がある。

一方向トランスファゲート３２の出力はインターフェー
スパス３６に接続され、このインターフェースバス３６
は双方向トランスファゲート４０を介してＩ１０データ
バス１０とコミュニケートしているこれらトランスファ
ゲート３２．４０は制御入力（図面中ＣＴＬで示しであ
る。以下間）を有し。

この制御入力によりデータフローの経路が決定される。

　ＡＬＵｌＢにはさらに４木の制御ライン４２を介して
制御信号が入力し、この制御信号により１．ｄＡＬＵ１
８の演算論理機能が選定される。　なお後述するように
、これらの制御信号は前記データ七二ピュレータ２２に
おけるマイクロコード命令から、得られるものである。

未発明においてはさらに、後入れ先出しロータリースタ
ック４４を設けて、これに１８ビ、ソトのデ・・７り４
４は各１６ビツトワイドのデータレジスタ８僧からなる
もので、これらデータレジスタを並列にアドレスするこ
とにより、データがこれらレジスタのオペてに同時に入
力し、あるいは該レジスタのオペてから同時に出力する
ことができる。　これらレジスタのうち、どのレジスタ
からデータを出力し、またどのレジスタにデータを入力
するかは、制２１０９．号により制御する。

上記ロータリースタ・ツク４４の一方の出力およびＡ　
Ｌ　Ｕ　１６の一方の入力には、第１の出力データバス
４６がインターフェースしており、またロータリースタ
・ツク４４の他すの出力、およびＡＬＵ１６の他方の入
力には第２の出力データバス４８がインターフェースし
ており、ロータリースタック４４の一方の入力には前記
インターフェースバス３６がインターフェースしている
。　さらにロータリースタ・ツク４４の他方の入力には
、入力データパス５０がインターフェースするとともに
、第２の出力データバス４８と入力データバス５０とは
、一方向トランスることにより、制御４ｉ号に応答して
ロータリースタック４４の出力からその入力にデータが
選択的に戻されるようにする。　ＡＬＵＩＢの第１の入
力と第２の出力データバス４８との間には一方面トラン
スファゲート５４が設けてあり、ＡＬＵｔＢの第２の入
力と第１の出力データバス４６との間には一方面トラン
スファーゲート５６が設けてあり、これにより制御信号
に応答してＡＬＵｌＢへのデータ転送が選択的に制御さ
れる。　さらにインターフェースバス３Ｂと第１の出力
データバス４Ｂとの間には、一方向トランスファゲート
３８が接続され、Ｉ１０データバスｌＯからのデータが
双方向トランスファゲート４０を経由して伝送されて、
ＡＬＵｌＢの入力に供給される。　また第２の出力デー
タバス４８とアドレスバス１２との間には、双方向トラ
ンスファゲート５７が接紗されて、これらの間のデータ
フローを制御音る。

ト記トランスファゲート３２．３８．４０．５２．５６
および５７は、前記ロータリースタック４４．ＡＬＵの
データフローを制御するものである。　また後述するご
と＜、ｈ−記制御信号はいずれも制御ワードの１ビ・ン
トで構成され、生成される制御ワードによりデータフロ
ーの方向が変更される。　すなわち、たとえばロータリ
ースタック４４からデータを取り出してこれをＡＬＵｌ
Ｂで処理する場合は。

一方向トランスファゲート５２が非動作状態となり、ト
ランスファゲート５４．５８が動作状態となって、ロー
タリースタック４４の出力をＡ　Ｌ　Ｕ　１６の両入力
と導通させる。　ロータリースタック４４内の適切なレ
ジスタは、制御ワードに応じて適Ｍ台カデータパス４８
．４８とインターフェースしている。

Ａ　Ｌ　Ｕ　１Ｂはさらに制御ライン４２を介して情報
を受け取って、そのデータ入力に対して算術動作を行な
うのか、あるいは論理動作を行なうのかを決定する。　
このデータは、ＡＬＵｌＢから電方向トランスファゲー
ト３−２に出力され、該ゲートが動作状態であれば、イ
ンターフェースバス３６に至る。

データをロータリースタック４４に戻す場合は、ドータ
リースタック４４には適宜の制御信号が供給されて、ロ
ータリースタック４４内のどのレジスタに当該データを
入力中るかを決定する。　すべての制御信号な舎む制御
ワードが生成され次第、全動作がシステムクロック２Ｂ
の１サイクル以内に行なわれる。

パラメータスタ・ツク１８でプリミティブを実行するた
めには、制御信号を生成して各種トランスファゲートや
スタック、およびＡ　Ｌ　Ｕ　１８を制御する必要があ
り、この制御信号を生成干るためには、第ルベルメモリ
２４をアドレスしなければならない、しかしてこの第ル
ベルメモリ２４は、その７枳アドレス位置に複数の制御
ワード゛を記憶する機能をもったマイクロコード読出し
専用メモリ（以下型にＲＯＭという）６０からなってい
る。

またアドレスデコーダ６２を設けてインターフェースバ
ス６４を介して命令レジスタ５８の出力を受け取り、後
述のように、受は取ったアドレス入力をデコードして、
当該アドレスがプリミティブのアト゛るかを判定する。

　アドレスデコーダ６２の出力ｔよインターフェースバ
ス６６を介１７てマイクロコード′ＲＯＭ６０のアドレ
スデーダに入力される。　つｌ、ＸでマイクロコードＲ
ＯＭ８０にアドレスされた制御ワードは．制御ラ・・、
千８８に出力されてその出力の制御ワードをラッチする
．　この制御ラ・・、千６８の出力の制御ワードは．各
種のレジスタや制御１１１機能を動作させる複数の制御
ビ・・、トを生成するもので、たとえば制御■ワード中
の４個の順次ビ゛・ントカ〜ＡＬ　Ｕ　１Ｂの制御ライ
ン４２に割り当てられて．その算術機能あるいは論理機
能を行なわせる．　従って制御ワードとそのビ・・、ト
の論理状態により．仝／くスにおけるデータの嬌れおよ
び選択データレこ文４してＡ　Ｌ　Ｕ　１Ｂが行なう動
作が決定される。

１記マイクロコードＲＯＭ［（Ｏは．制御ワードを出力
してプリミティブを実行するものである力く、「機能的
な」制御ワードを出力してＴＩＬプロセッサの他の機能
を制御するものでもある．　このため、マイクロコード
゛ＲＯＭＢ（Ｄｉプ１ノミテイブする制御ワード゛を記
憶しており，このようなマイクロコーＦＲＯＭ８０にお
けるプリミティブ制御ワードもしくは機能的制御ワード
を適宜アドレスオペ〈、前記アドレスデコーダ８２はイ
ンターフェースハス６４からアドレスを受け取って．そ
のアドレスがプリミティブ制御ワードに対応中るマイク
ロコード゛アドレスであるか．あるいはメモリ２４また
はメモリ３０のアドレス位置に対応するアドレスである
かを判定する．　たとえば、マイクロニーＦＲＯＭｅＯ
におけるアドレス位置０ないし８４をプリミティブ制御
ワードに割り当て．これらアドレス位置のうちのいずれ
かをインターフェースバス６４から受け取ったときに．
アドレスデコーダ６２がらインターフェースバス６６を
介して．そのアドレスをマイクロコードＲＯＭｆ（Ｏに
伝送して，プリミティブ制御ワードを出力する．　また
６４を越えるアドレスについては．アドレスデコーダ６
２は与えられたグループのアドレスに対して．マイクロ
コードＲＯＭ８０内の特定のアドレス位置をアドレスす
ないし５１２が入力した場合、アドレスデコーダ６２は
マイクロコードＲＯＭＢＯ内の−っのアドレス位置をア
ドルスして１機能的制御ワード゛を出力する、　同様に
して５１３以−ヒのアドレスにより、アドレスデコーダ
６２は第２の機能的制御ワードをアドレスする。　かく
てＩ１０データバス１ｏに供給され命令レジスタ５８を
介してクロ・ツク送りされたアドルスにより、プリミテ
ィブ制御ワードもしくは機能的制御ワードのアト゛レス
が行なわれる。　この機能的制御ワード゛のはたらきに
ついては後述する ヒ記のようにロータリースタック４４は後入れ先出しス
タックで、そのデータレジスタのいずれかひとつの入力
に、インターフェースパス３６または入力データバス５
ｏからデータを受け取り、またそれらデータレジスタの
いずれかから出力バス４８および４８にデータを出力す
るものである。　ロータリースタック４４にデータが格
納される場合には・これを「ブーツシュ」動作と称し、
またロータリ、これを「ボ、ツブ」動作と称する。　か
くてロータリースタ・ツク４４にデータがブツシュされ
る度毎に、光行中るデータが該スタック内にブツシュダ
ウンされる。　木実施例においては、このロータリース
タ・・、り４４は８データレジスタのみの深さとし、従
ってもっとも優先度の低いデータレジスタのデータは、
他の個所に格納するか、あるいは破棄するかする必要が
ある。　こうしたデータを維持すべく、大発明において
は、オーバーフロースタ・νり７６を設けて、このオー
バーフロースタック７６を後入れ少出しスタックとして
構成することにより、データを受け取ってそのデータを
該スタックにプ・ソシュするか、あるいはスタックの最
−ヒ位のデータをポツプアウトする。　このオーバーフ
ロースタ・ツク７８の入力は入力データバス５ｏに接続
され、その出力はインターフェースバス３Ｂに接続され
ている。

ロータリースタック４４にデータが入力した場合には、
インターフェースバス３Ｂはロータリース接続され、ま
た入力データバス５０は一方面トランスファゲート５２
経由で出力データバス４８に、またオーバーフロースタ
ック７６の入力に接続される。

ついで出力データバス４８が、ロータリースタック４４
内で優先順位のもっとも低いレジスタに接続サレテ、オ
ーバーフロースタック７Ｂの人力にデータを出力する。

　以上のオペての動作、すなわちプリミティブの実行は
制御ラッチ６８によるマイクロコード命令出力によって
、すべて１クロックサイクル以内に行なわれる。

〔第２レベルの動作＝スレツブラドリスト］第２図にお
いて、前記Ｉ１０データバス１０にはさらに、双方向ト
ランスファゲート８２を介して読出し専用拳等速呼出し
組合せメモリ　（以下型にＲＯＭ／ＲＡＭという）８０
がインターフェースされ−ｃい６．　このＲＯＭ／ＲＡ
Ｍ８０のＲＯＭｆＪＨｆデータを固定的に記憶し、また
ＲＡＭ部はｌ−１０データバス１０を介してデータをア
クセスして、該ＲＡＭ部の選択アドレス位置にそれを「
書き込む」とともに、当該選択アドレス位置からデータ
を「読、み出し」てＩ１０データバス１０に戻す機能を
もった。プログラマブルなメモリ部である。　徒ってこ
のＲＯＭ／ＲＡＭ８０のＲＡＭ部は外部からプログラミ
ングを行なうことができるという改で、融通性に富むも
のであるといえる。

ｈ記ＲＯＭ／ＲＡＭ８０はアドレスバス１２に接続され
、このアドレスバス１２を介してアドルスされる。　Ｒ
ＯＭ／ＲＡＭ８０の選択位置と対応するアト゛レス／人
ス１２のアドレスにより、ＲＯＭ／ＲＡＭ８０内に記憶
されているデータが、双方向トランスファゲート８２に
出力される９　ただしこのデータは、前記制御う・ソチ
６８によって適切な機能的制御ワードが出力されないか
ぎり、Ｉ１０データバスｌＯには出力されない、　すで
に述べたごとぐ。

この機能的制御ワードはＩ１０データバス１０に出力さ
れ、命令レジスタ５８を介してクロ・ツク送りされた先
行アドレスに応答して、４：ｂｙ、されるものである、
またＲＯＭ／ＲＡＭ８０によりＩ１０データバス１０に
出力されるデータのほかに、メモリ１４からもＩ１０デ
ータバス１０にデータを送ることができる、　これを容
易に行なうように十べく、Ｉ１０データバスｌＯとメモ
リ１４との間に双方向トランスファゲート８４を設け、
制御ラッチ８８から受け■νつだ適当な制御信号により
、この双方向トランスファゲート８４を制御する。　か
くてＬ記トランスフアゲ−）８２．８４はメモリ１４．
８０のいずれかからのみのデータを、任意の時屯でＩ１
０データバスｌＯとインターフェースさせることが可能
となるアト゛レスをＩ１０データバス１０からアドレス
／ヘス１２に転送すべく命令ポインタ８６を設け、その
入力インターフェースパス８８を介してＩ１０データバ
ス１０に接続し、出力をインターフェースバス９０を心
してアドレス／ヘス１２と才妄続させる。　この命令ポ
インタ８６はＩ１０データ／ヘス１０からアドレスノへ
ス１２へのアドレスによりクロックするとともに、イン
クリメント制御ライン（ＩＮＣ）９６を介してこのアド
レスを１ずつ増加させる機能をもったデータレジスタで
ある。　このインクリメント（）転進）機能については
後述する。

ＲＯＭ／ＲＡＭ８０に記憶されたデータは、プリミティ
ブ制？ｉ（ｌワード用のアドレスと機箭的制御ワード用
のアト゛レスとの組合せであり、これらデータは「リス
ト」に配列されている。　これらリストは、各リス）・
がマイクロコードＲＯＭ８０により出力さるへきプリミ
ティブ制御卸ワード用、および機能的制御ワード用のア
ドレスのグループからなるという占で、サブルーチンに
ｆｔｍｆるものである。　いま、あるリストの初期アド
レスがアドレスバス１２に供給されて双方向トランスフ
ァゲート８２か動作すると、ＲＯＭ／ＲＡＭ８０のアド
レスされた記憶場所に記憶されていたデータがＩ１０デ
ータ／人ス１０に出力されて、命令レジスタ５８にロー
ドされる。　次のクロックサイクルで、このデータは命
令レジスタ５８を介してアドレスデコーダ６２にクロッ
ク送りされ、このアドレスデコーダ６２は、これがプリ
ミティブ制御ワード用のアドレスであるか、あるいは機
能的制御ワード用のアドレスであるかを判定して、マイ
クロコードＲＯＭ８０が適宜の制御ワードを出力する。

　このアドレスが命令レジスタ５８を介してクロック送
りされて制御ワードを出力させた後、命令ポインタ８６
により別のアドレスがアドレスバス１２に同時に入力さ
れてＲＯＭ／ＲＡＭ８０における所定のスレツブラドリ
スト中の次の順番のデータがアドルスされる。

後述のように、命令ポインタ８６にｌオ先のクロックサ
イクルにおけるアドレスがロード在れでおり、このアド
レスがクロ・ツク送りされるか、あるいは当該アドレス
を該ポインタに記憶してインクリメント　（歩進）させ
る。

スレ・ンデッドリストの実行を開始させるためには、ス
レツブラドリストの初期アドレスをＲＯＭ／ＲＡＭ８０
から、あるいはメモリＪ４から、Ｉ１０データバス１０
に伝送して命令レジスタ５８にロードする。　ついでこ
のアドレスは、命令ポインタ８６を介してアドレスバス
１２に直接クロック送りされ、該ポインタ内でインクリ
メントされる。　このアドレスを命令ポインタ８６にロ
ードするか、あるいは蛍にインクリメントさせてこれか
ら先行するアドレスを出力させるかを決定するため、デ
コーダ８２を設けてこれをＩ１０データバス１ｏとイン
ターフェースさせる。　このデコーダ８２は、Ｉ１０デ
ータバス１０に出力されたアドレスがプリミティブ命令
に対応するものか、あるいはスレツブ・ソドリストの実
行を開始させるのに要する命令等よりレベルの高い命令
に対応するものかを判定するものである。　さきに述べ
たような、プリミティブ用のマイクロコードＲＯＭ８０
のアドレス位置が０ないし６４である場合についていえ
ば、デコーダ９２はアドレス内のより高次のビットの存
在を検出して、Ｉ１０データバス１０．Ｊ−のデータが
６４より上であるか、あるいは以下であるかを判断する
。

６４以下であると判断されたときｌオ、命令ポインタ８
６をインクリメントさせ、６４より上であると判断され
たときは、命令ポインタ８８にＩ、１０データバス１０
のアドレスをロードして１次のクロ・ツクサイクルでこ
のアドレスをクロ・ツク・させる。

［第３レベルの動作−メインプログラム］ＲＯＭ／ＲＡ
Ｍ８Ｑに記憶されているリストの「縫い合せ（スレ・ン
ド　トギャザ）」は、メインプログラムすなわち第３レ
ベルの動作によ４Ｊく斤なわれる。　このメインプログ
ラム＋ｔ　、木質ｒＩｇ４こｌマＲＯＭ／ＲＡＭ８０ま
たはメモ１）１４内の特定の記憶場所しこ記憶されたア
ドレス群からなるもので、このアドレスリストの各アド
レスは、前述のスレ・ンデッド゛リストのうち、特定の
ひとつの初期アト゛レスを示すアドレスとすることがで
きる。　メインプログラムが進行するにともない、第２
レベルの動作のスレ・ンデ・ンドリストが実行される。

　ある＃宇のスレツブ、ツド゛リストの実行力く完了し
た後。

メインプログラムの次のステ・ンプをＩ１０データバス
ｌＯに入力しなければならなｌ／）力く、これを３斤な
うためにはまず、リターンスタ・ツク２０にアドレスを
格納して１だけインクリメントさせる。　このアドレス
をインクリメントさせるためにｔ±、１ノターンスタ・
ツク２０とＩ１０データ／ヘス１０との間にインクリメ
ント用レジスタ８４を設け、制御ノヘス９６を介してデ
コーダ９２によりこのインクリメント用レジスタ９４を
制御する。　該イックリメント用レジスタ９４は、制御
う、ツチ６８により出力された海制御ワードによって制
御され、Ｉ１０データ／＜ス１０力１らリターンスタ・
ツク２０にデータを転送するとともに、インクリメント
用う・ンチとして１またらくことによって、データがあ
るクロ・シフサイクルでロードされ９次のクロ・ツクサ
イクルでクロ・ツク送９されて、１だけインクリメント
される９ １−記デコーダ９２はメインプログラムにおけるスレソ
デッドリスト、あるいはステ・ツブのネ刀期アドレスを
表すアドレスなπいに区別するもので。

Ｉ１０データバス１０上のデータがスレ・ンデ・ンド゛
１ノストではなく、メインプログラム【こ割り当てられ
たアドレスであると該デコーダ９２が判定したｊ場合に
は、インクリメント用レジスタ８４力く１だ（ナイツク
リメントされ、リターンスタ・２り２０を介してクロン
ク送りされる、スレツブ・ンドリストの実１〒が完了し
た後、リターンスタ・・、り２０カ〜ポ１．プア、ツブ
してインクリメントされたアドレスが、トランスファゲ
ート９８を介してＩ１０データ／く２１０に出力される
。　このアドレスはメインプログラムの次の順次アドレ
スとなって、命令ポインタ８６を介してアドレスバス１
２にクロ・ツク送りされ、ＲＯＭ／ＲＡＭ８０もしくは
メモリ１４をアドレスする。

［ロータリーデータレジスタスタック］第２図について
説明したロータリーデータレジスタスタック４４の構成
を、第３図に拡大して示す、　図示のごとく、このロー
タリーデータレジスタスタック４４は、８個の１６ビ・
ットワイドのデータレジスタｌないし８からなる。　こ
れらデータレジスタ１ないし８の入力には、入力インタ
ーフェースバス１０４を介してレジスタ／バス選択回路
１０２がインターフェースし、その出力には出力インタ
ーフェースバ２１０８を介してレジスタ／バス選択回路
１０６がインターフェースしている。　レジスタ／バス
選択回路１０２は、前記インターフェースバス３８およ
び入力データバス５０とインターフェースして、データ
レジスタ１ないし８のうちからｙ枳されたひとつにその
保持情報を転送するものであり、またレジスタ／バス選
択回路１０６は出力データバス４８．４８とインターフ
ェースして、デとつから、データを転送するものである
。　なおバス３ｆｌｉ、　５０は、これらを同時に同一
のデータレジスタに結合したり、あるいは同時に２個の
別々のデータレジスタに結合したりすることが可能であ
り、また出力データバス４６．４８も、同一のデータレ
ジスタからデータを受け取ることも、あるいは同時に別
々の２個のデータレジスタからデータを受け取ることも
可能である。

ト記しジスタ／バス選枳回路１０２．１０８はいずれも
スタックポインタ１１０に接続され、このスタックポイ
ンタ１１０により、前記データレジスタ１ないし８のう
ち、どれがロータリーデータレジスタスタック４４内で
もっとも優先順位が高いかを決定する。　この場合、該
スタックに対してデータを出し入れする度に、レジスタ
１を最優先スタックとして指定してデータをシフトする
のでなく。

単にスタックポインタ１１０を適宜のレジスタにインク
リメントさせるようにする。　すなわち４たとえばレジ
スタ４が最借先レジスタとじて指定さＭ！９イａ４１Ｈ
１ｆｆＭｙＩＴＩＩ／ｓ；？／’Ｚ−ｈ）Ｃ＝、−’；
’−ｎメ駆・出二フー１させる場合は、レジスタ／パス
選択回路１０６によりレジスタ３を出力レジスタとして
選択して、そのデータを出力データパス４６．４８のう
ち適宜のもののみを入力させる。　ただし、ロータリー
データレジスタスタック４４にデータがブツシュされた
ときには、スタックポインタ１１０がインクリメントさ
れ、レジスタ／バス選択回路１０２による選択により、
レジスタ５にデータが入力される。　このデータがロー
タリーデータレジスタスタック４４にブツシュされると
、優先度のもっとも低いレジスタ、すなわちこの場合に
はレジスタ５のデータを、スタ・ツクポインタ１１０の
インクリメント動作に先立ってオーバーフロースタック
７８内に格納しなければならない。

ロータリーデータレジスタスタック４４内の優先度のも
っとも低いレジスタから、オーバーフロースタック７８
へのデータ伝送を行なうためには。

レジスタ／バス選択回路１０６をレジスタ５の出力を、
出力データバス４６と結合させてトランスファゲート５
２を動作させることにより、出力データバス４６を入力
データバス５ｏと接続させる。　後述のごとく、−回の
動作すなわち１クロックサイクル期間中に、出力データ
がオーバーフロースタ・ツク７６にクロック送りされ、
スタックポインタ１１０はインクリメントされ、インタ
ーフェースパス３８からのデータが、現時点においてロ
ータリーデータレジスタスタック４４内でもっとも優先
度の高いレジスタ５に入力される。　従って、ロータリ
ーデータレジスタスタック４４とオーバーフロースタッ
ク７６とで、上位８個のデータレジスタが同時にアドレ
ス可能の、比較的深いスタ・ツクが構成されることとな
る。

次に第３図につき説明したロータリーデータレジスタス
タック４４のうちのデータレジスタ１の概略の構成を第
４図に示す、　この第４図において、インターフェース
バス３６．入力データバス５゜および出力データバス４
８．４８はいずれも１６ビツトワイドのパスであり９図
示の関係上、その接続部のみを示しである。　レジスタ
１は１６個のＤ型フリップフロップからなるものである
が０図面ではそのうち最初の２個、すなわちビットＯお
よびビット１に対応するフリップフロップと、最後のフ
リップフロップ、すなわちビ＝ｔ　ｈ　１５に対応する
フリップフロ・ンプのみを示しである。　これら図示の
フリップフロップのうち、ビ・ントＯはＤ型フリップフ
ロップ１１２に対応し、ビット１はＤ型フリップフロッ
プ１１４に対にし、ピッ）１５はＤ型フリ、ツブフロ・
シブ１１８に対応するものであり、フリップフロップ１
１４　と１１８との間の点線はレジスタ１に含まれるそ
の他のフリップフロップを表す。

フリップフロップ１１２のＤ入力にはＡＮＤ１０Ｒ反転
ゲ−ト１１８の出力が接続され、フリップフロップ１１
４のＤ入力にはＡＮＤ１０Ｒ反転ゲート１２０の出力が
接続され、フリップフロップ１１６のＤ入力にはＡＮＤ
１０Ｒ反転ゲート１２２の出力が接続されている。　ビ
ット２ないし１４に対応するフリップフロップ　（図示
せず）にも、それぞれ対応するＡＮＤ１０Ｒ反転ゲート
が接続されていることはいうまでもない。

ＡＮＤ１０Ｒ反転ゲート１１８を構成するＡＮＤゲーＬ
の一士の１１＋ｊ斗　１±ギー々バフＲ１１小ピゝ１、
ｋｌに接続され、他方のＡＮＤゲートの１人力は。

インターフェースバス３６のビットｌに接続されている
。　同様にして、　ＡＮＴＩ１０Ｒ反転ゲート１２０を
構成するＡＮＤゲートの一方の１入力は、入力データバ
ス５０のビ・ント２に接続され、他方のＡＮＤゲートの
１人力はインターフェースバス３６のビット２に接続さ
れている。　さらに同様に、　ＡＮＤ１０Ｒ反転ゲート
１２２における内部ＡＮＤゲートの一方の１人力は、入
力データバス５０のビット１５に接続され、他方のＡＮ
Ｄゲートの１人力は、インターフェースバス３６のビッ
ト１５に接続されている。　これら反転ゲー）１１８〜
１２２の出力にインターフェースバス３６又は入力デー
タパス５０のいずれかからの各ビットが現１れるために
は、各反転ゲート内の内部ＡＮＤゲートの対応するＡＮ
Ｄ入力に、イネーブル信号を入力してやることが必要で
あるが。

これらのイネーブル信号は３−８デコーダ１２４および
３−８デコーダ　１２Ｂにより供給される。

方のデコーダ１２４は、上記ゲート１１８〜１２２がイ
〜１１６のＤ入力にデータを転送するようにイネーブル
するものであり、他方のデコーダ１２６は、ゲ−）　１
１８〜１２２が入力データバス５０からフリップフロッ
プ１１２〜１１６のＤ入力にデータを転送するようにイ
ネーブルするものである６　これらデコーダ１２４．１
２１３の各々は８出力で、これら出力の各々は前記デー
タレジスタエないし８の同様なゲートに、それぞれ接続
されている。

上記デコーダ１２４の入力には３ビツト加算回路１２８
の出力が接続され、上記デコーダ１２６の入力には３ビ
、・、ト加算回路１３０の出力が接続されている。　こ
れら加算回路１２８．１３０の入力は、３ピントアツプ
ダウンカウンタ１３２の出力に接続されている。　この
アップダウンカウンタ１３２は制御う・ソチ６８からの
制御ワード出力により制御されて、前記データレジスタ
ｌないし８のうち、もつと≠）優先順位の高いものを決
定する。　加算回路１２８、１３０はマイクロコード命
令に応答して動作し。

上記ア・ンブダウンカウンタ１３２の３ビツト出力を膚
枦的にシフトさせることにより、スタック内の最上位の
レジスタとは優先度の異なるレジスタを選択する。　加
算回路１２８．１３０から出力された３ビツト制御ワー
ドは、それぞれデコーダ＋２４．−１２Ｅｌによりデコ
ードされ９これにより適宜のデータレジスタを選択する
。　この場合、どのようなプリミティブを実行する場合
にもパス３８．４０を使用する必要がないため、デコー
ダ１２４．１２ｆｔには制御ラッチ６８の出力に接続さ
れたイネーブル入力を設けである。　このイネーブル入
力はこれを制御することにより、インターフェースバス
３ｅ、　５０の一方もしくは双方を、ロータリーデータ
レジスタスタック４４内のデータレジスタの入力から効
果的に分離することができる。

上記フリップフロップ１１２のＱ出力は、ＮＡＮＤゲー
ト１３４の１人力およびＮＡＮＤゲート１３６の１人力
に接続され、ＮＡＮＤゲート１３４の出力は出力データ
バス４６のビット０に接続され、またＮＡＮＤゲート１
３６の出力は出力バス４８のビ・ントＯに接続されてい
る。　さらに上記フリップフロ・ンプ１１４のＱ出力は
ＮＡＮＤゲート１３８の１人力およびＮＡＮＤゲー）　
１４０の１人力に接続され、ＮＡＮＤゲート１３８の出
力は出力データバス４６のビット１に接続され、またＮ
ＡＮＤゲート１４０の出力は出力バス４８のビット１に
接続されている、　またさらに、上記フリップフロ・ン
プ１１ＧのＱ出力は、ＮＡＮＤゲート１４２の１人力お
よびＮＡＮＤゲート１４４の１人力に接続され、ＮＡＮ
Ｄゲ−）　１４２の出力は出力データバス４８のビット
１５に接続され、またＮＡＮＤゲート１４４の出力は出
力バス４８のビット１５に接続されている。

さらに、ＮＡＮＤゲート１３４．１３８．１４２の他の
入力には３−８デコーダ１４６のビットＯが接続され、
またＮＡＮＤゲート１３１（、１４０，１４４の他の入
力には３−８デコーダ１４８のビ’ｙ　ト０か接続され
ている。　３−８デコータ１４６は出力データバス４６
を遣釈する機能をもつもので、３−８デコーダ１４８は
出力バス４８を選択する機能をもつものである。　上記
アップダウンカウンタ１３２の出力には３ビツト加算回
路１５０の入力が接続され、この１１１１管［ｍｌ蕗１
ら０の出力り音曲９．デコーダ１４６の入力に接続され
ている。　アップダウンカウンタ１３２の出力にはさら
に、３ビツト加算回路１５２の入力が接続され、この加
算回路１５２の出力は前記デコーダ１４８の入力に接続
されている。　これら加算回路１５８　、１５２および
これら回路と組み合せて用いられる前記デコーダ１４８
．１４８は、前記加算回路１２８゜１３０およびデコー
ダ１２４．１２８とそれぞれ同等の動作を行なうもので
ある。

動作蒔には、前記アップダウンカウンタ１３２は、その
３ビツト出力が前記データレジスタエないし８のうち、
もっとも優先順位の高いレジスタを表す状態にシフトさ
れている。　この場合、かりにインターフェースバス３
６から優先順位第２位のレジスタにデータが入力される
ものとすると。

まずデコーダ１２４がイネーブルされて加算回路１２８
に命令が与えられて、ア・ンプダウンカウンタ１３２の
出力が１だけシフトされ、この結果レジスタ選択回路の
内容が１だけシフトされる。　命令を実行するに当って
、インターフェースバス３６からのデータと同時に入力
データバス５０からデータを人力する必要のある場合は
、デコーダ１２６もイネーブルされて適宜の信号が加算
回路１３０に入力され、ロータリーデータレジスタスタ
ック４４内の最り位の内容に関して所望のデータレジス
タが選択される。　デコーダ１４８．１４８および加算
回路１５０゜１５２による所望の出力パスの選択も、上
記と同様にして行なわれる。

次に第５図に前記オーバーフロースタック７Ｂの構成を
示す、　このオーバーフロースタック７８は、記憶容量
２５６にのＲＡＭ１５４を記憶手段として用いる。　こ
のＲＡ　Ｍ　１５４は読出しおよび書込みの両方の機能
をもつもので、８ビツトアドレス入力を介してアドレス
することにより、１６ビ１．トのデータポートからデー
タの読出しまたは書込みを行なうことができる。　この
ＲＡ　Ｍ　１５４のアドレス人力ＡＯ−ＡＶには、８ビ
・ントのアップダウンカウンタ１５６の出力が接続され
、このアップダウンカウンタ１５６の入力は、制御ラッ
チ６８の出力に現われるマイクロコード命令によって制
御される、　該アップダウンカウンタ１５６は、前記ア
ップダウンカウンタ１３２　と同期して動作することに
より、ロータリーデータレジスタスタック４４にデータ
をロードすることによって、該スタック内のもっとも優
先順位の低いデータがＲＡ　Ｍ　１５４にロードされる
ように、前記スタックポインタ１１０およびロータリー
データレジスタスタック４４を制御する。　ＲＡ　Ｍ　
１５４にはさらに、読出し書込みイネーブル回路１５８
が接続され、該ＲＡ　Ｍ　１５４の出力ポートからデー
タの読出しを行なうか、あるいはＲＡ　Ｍ　１５４に対
するデータ書込みを行なうかを決定する。　この読出し
書込みイネーブル回路１５８゜は、前記制御ラッチ６８
から出力されるマイクロコード命令により制御される。

前記入力データバス５０のビットＯには、双方向パスト
ランシーバ１８０の一方のポートが接続され、その他方
のポートはＲＡ　Ｍ　１５４のＤＯ人力に接続されてい
る。　また、前記インターフェースバス３Ｂのビット０
には、双方向パストランシーバ１８２の一方のポートが
接続され、その他方のポートはＲＡ　Ｍ　１５４の上記
ＤＯ人力に接続されているさらに入力データバス５０の
ビット１５には、双方向パストランシーバ１８４の一方
のポートが接続され、その他方のポートはＲＡ　Ｍ　１
５４のＤ１５人力に接続されている。　インターフェー
スパス３６のビット１５には、双方向パストランシーバ
１ＢＢの一方のポートが接続され、その他方のポートは
ＲＡＭ１５４のＤＩ５人力に接続されている。　これら
パストランシーバ１６０ないし１８６は双方向ゲートで
、それぞれ３状態出力をもち、入力データパス５０の各
ビットとインターフェースバス３６の各ビットのいずれ
かを選択するとともに　ＲＡ　Ｍ　＋５４に対するデー
タの流れ方向を選択する。　トランシーバ１８０．１８
２はいずれもＲＡＭ１５４のデータ人力ＤＯと関連し、
同様にトランシーバ１ｆ３４．１８ＢはいずれもＲＡＭ
１５４のデータ入力Ｄ１５と関連している、上記同様の
トランシーバが入力データバス５０とインターフェース
バス３６との間に接続され、ＲＡ　Ｍ　１５４のデータ
入力ＤＩないしＤ１４とそれぞれ関連していることはい
うまでもない。

パス／す白遭釈回路１７Ｏ１士その出力に４木の制御ラ
インが接続され、トランシーバ１６０〜１６６にそれぞ
れ導かれている。　これら４木の制御ラインのうち２木
の制御ライン１７２は、トランシー／＜１８０．１８４
を制御するもので、これによりＲＡＭ１５４が入力デー
タバス５０と接続される。　残りの２木の制御ライン１
７４はトランシーバ１８２．１８８を制御するもので、
これによりＲＡ　Ｍ　１５４のデータ入力がインターフ
ェースバス３６と接続される。

制御ライン１７２．１７４のｒｌ、＋　ｒａ」状態に応
じて、データはインターフェースバス３６および入力デ
ータバス５０のいずれかからＲＡ　Ｍ　１５４へ、また
ＲＡ　Ｍ　１５４から／ヘス３Ｂ、　５０のいずれかへ
と流れ、あるいはデータの疏れが禁１）　３れる。

［システム動作］ 動作時には、システムの動作はまず第３レベル、すなわ
ちメインプログラムで行なわれ、ついでプリミティブレ
ベルにスレッドダウンされる。

これは通常、メインプログラムの１ステツプをアドレス
することによって行なわれ、これにより、システムの動
作がＲＯＭ／ＲＡＭ８０に記憶されたスレツブラドリス
トのひとつに伝えられる。　このスレツブラドリストが
実行された後、プログラムはメインプログラムの次のス
テップに戻される。

ト記スレッデッドリストを実行するに当っては。

該リスト内の各アドレスがＩ１０データバス１０に供給
されて、当該アドレスと対応する所定のプリミティブが
順次実行される。　スレツブラドリストの終りでは、リ
ターン命令によりすべてのトランスファゲートが動作状
態となって、システムがメインプログラムに戻される。

　以下の記載では３種のレベルの動作についてのみ説明
するが、多数の「スレッド」をメインプログラムとプリ
ミティブレベルとの間に用いることも可能である。

好ましい実施例においては、プリミティブは前記制御ラ
ッチ６８により出力される制御ワードによって設定され
る。　前述のごとく、この制御ワードはＴＩＬプロセ・
ンサの各種のバスにデータの流れを形成するもので、所
望のプリミティブに対するアドレスを適宜選択すること
により、該ＴＩＬプロセッサは所定数のクロックサイク
ル期間内にプリミティブを実行する。　はとんどの場合
。

プリミティブはすべて１クロツクサイクル内に実行され
る。　ただし、ＡＬＵＩＢによる掛は算動作をともなう
プリミティブなどのように、その実行に２ないし４クロ
ツクサイクルをかけて、十分な時間を確保する必要のあ
る動作もある。　所望の実行動作がプリミティブとして
設定されていない場合は、多数のプリミティブを第２レ
ベルの動作におけるスレツブラドリストとして実行する
ことにより、当該動作を行なう必要がある。　そのため
には多くのクロックサイクルが必要であり、従ってこの
場合は、可能な限り多数のプリミティブをあらかじめ作
成して、ＴＩＬプロセッサの実行速度を高くするように
するのが望ましい。

本実施例に使用するプリミティブ命令群を第１表に示す
、　この第１表において、「ｐ」は前記ロータリースタ
ック４４を構成するデータレジスタ１ないし８のうち、
いずれかのレジスタに格納されたアーギュメントを意味
する。　また各アーギュメントの優先度はｒｐｌ、　ｐ
２．　ｐ３．　、　、　、　Ｊで表され、このうち例え
ば「ｐｌ」がデータレジスタ１ないし８のうち、もつと
も優先順位の高し）レジスタに格納されたアーギュメン
トを意味するものとする。　さらに符号ｒｆＪはフラ・
ングで、このフラッグは木質的には、レリバント　（連
関）ビ・ソトをただ一個だけ含むデータワードである。

　なお１以上の用語については、たとえばｒ　Ｓｔａｒ
ｔｉｎｇＦｏｒｔｈＪ　（レオ・プロディ、１９８１）
にその説明がある。

１上ｌ　プリミティブ命令 ＋　（ｐＬ　ｐ２　−−　ｓｕｍ）　足し算・−（ｐｉ
　ｐ２　−−　ｄｉｆｆ）　引き算（ｐｉ−ｐ２）。

才　（ｐｉ　ｐ２−ｐｒｏｄ）　手１目す算。

／　（ｐｉ　ｐ２　−−　ｑｕｏｔ）　割りＴｔｌ：　
（ｐｌ／ｐ２）。

１＋　（ｐ　−−ｐｉ１）　ｌを加える。

１　（ｐ　−−ｐ−１）　ｌを引く。

２÷　（ｐ−ｐｉ２）　２を加える。

２−　（ｐ　−−ｐ−２）　２を引く。

２よ　（ｐ−ｐ家２）２を掛ける（左シフト）。

２／　（ｐ　−−ｐ／２）　２で割る　（右シフト）。

Ｎｅｇａｔｅ　（ｐ−ｌ））　２の補数。

＝　（ｐｉ　ｐ２　−−　ｆ）　ｐｌ＝ｐ２ならば真。

＜　（ｐｉ　ｐ２−ｆ）　ｐｌ＜ｐ２ならば真。

＞　（ｐｉ　Ｐ２　−−　ｆ）　ｐｉ＞ｐ２ならば真。

０＝　（ｐ　−−ｆ）Ｏならば真。

０＜　（ｐ　−−ｆ）　負ならば真。

０ン　（Ｔ）−ｆ）　正ならば真。

Ｕ（（ｐｉ　ｐ２　−−　ｆ）　ＩｐＨ＜　１ｐ２１な
らば真。

ＡＮＤ　（ｐｉ　ｐ２　−−　ａｎｄ）　論理ＡＮＤ　
。

ＯＲ（ｐｉ　ｐ２　−−　ｏｒ）　論理ＯＲ。

ＸＯＲ（ｐｉ　ｐ２−ｅｘｏｒ）　排他的ＯＲ。

（ｐａｄｒ−）　アドレスされたメ モリにｐを移動。

＠　（ａｄｒ　−ｐ）　アドレスされたメモリをｐに移
動。

ＣＩ　（ｐａｄｒ−）　キャラクタをメモリに移動。

Ｃ（ａｄｒ−ｐ）　メモリからキャラ クタをロード。

＞Ｒ（ｐ　−）　パラメータスタ・ツ クの値をリターン スタックに移動。

Ｒ＞　（−ｐ　）　リターンスタ・ツクの値をパラメー
タ スタックに移動。

Ｉ　（−ｐ）　リターンスタック の最上位の内容を コピー。

１’　（−ｐ　）　リターンスタ・ツクの第２位の内容
を コピー。

Ｊ　（−ｐ）　リターンスタック の第３位の内容を コピー。

Ｓ讐ＡＰ　（ｐｉ　ｐ２−ａ２　ｐｉ）　スタ・ツクの
最上位および第２位の内 容を交換。

ＤＩＰ　（ｐ　−−ｐｐ）　最上位のスタ・ツク内容を
複写。

ｏＶＥＲ（ｐｉ　ｐ２−−　ｐｌ　ｐ２　ｐｉ）スタッ
ク最上位に第２位の内容のコ ピーをブツシュ・ ＲＯＴ　（ｐｉ　ｐ２　ｐ３　＠３位の内容をス−−ｐ
２　ｐ３　ｐｉ）　タック最上位にローテート。

ＤＲＯＰ　（ｐ−）　最上位のスタック内容を破棄。

第６図に、前記第３レベル動作たるメインプログラムの
３ステツプを示すプログラムのフローチャートを、第２
レベル動作のための関連スレツブラドリスト、およびこ
れらスレツブラドリストのひとつに対するプリミティブ
レベルの動作とともに示す、この第３レベルにおけるメ
インプログラムの図示の部分は、プログラムステップ１
８０ｒＭＡＳＫ　ＡＤＤＪ　と、プログラムステップ１
８２ｒｌ−」と、プログラムステップ１８３　ｒＭＡｓ
Ｋ　ＡＤＤＪとからなるものである。　これらプログラ
ムステ・ンプ１８０〜１８３は、前記ＲＯＭ／ＲＡＭ８
０またはメモリ１４におけるアドレス位置を表すもので
ある。　メインプログラムのこれら第３レベルのアドレ
ス位置それぞれには、実行すべき特定の機能に対する第
２レベルのアドレスが記憶されている。　本例では、ス
テップ１８０〜１８３のアドレスはすべて、第２レベル
動作におけるスレツブラドリストの最初の第２レベルア
ドレスに対応するものである。　ＨＡＳＫ’　ＡＤＤス
テップ１８０はこれと関連するスレツブラドリスト１８
４に流れ、ｒｌ−Ｊステップ１８２はこれと関連するス
レツブラドリス）　１８５に流れ、さらにＭＡＳＫ　Ａ
ＤＤステップ１８３はこれと関連するスレツブラドリス
ト１８７　に流れる。

メインプログラムでは、　ＭＡＳＫ　ＡＤＤプログラム
ステップ１８０．１８３は」−記スレッデッドリスト１
８４゜１８７によりそれぞれ行なわれる機能を表すもの
である。　実際には、これらスレツブラドリスト１８４
、１８７は同等の機能ないしはサブルーチンであるため
、同一のメモリを占有する。　従ってプログラムステッ
プ１８０．１８３に含まれる第２レベルのアドレス位置
は、同一のデータ、すなわちＭＡＳＫ　ＡＤＤスレッデ
ッドリストの最初のアドレスをその内容とするものであ
る。　このＭＡＳＫ　ＡＤＤプログラムステップにより
得られる機能は、与えられたワードの一部をマスクして
、このマスクされたワードをほかのアーギュメントに加
算して、オーナメント（修飾）ワードを用いてその結果
のＯＲを取る。

これは論理ｌ状態で８ビツトとなり、論理０状態で８ビ
ツトとなるアーギュメントＡを生成することにより達成
される。　アーギュメントＡおよび他の任意のアーギュ
メント、たとえばアーギュメン）Ｂに対して論理ＡＮＤ
機能が行なわれると、該アーギュメントＢの最初の半分
のみが出力されて、マスクドワードとなる。　ついでこ
の結果がアーギュメントＣに加算されて、その結果が論
理ＯＲ演算によりオーナメントワードと組み合せられる
。　このオーナメントは、あとで認識用に用いるために
、マスクドビットのうちの任意の１ビットにおける論理
ｌとすることができる。

アーギュメントにはアーギュメントＡ、アーギュメント
Ｂ、アーギュメントＣ，アーギュメントＤの四種類があ
り、これら四種類のアーギュメントは前記ロータリース
タック４４にブツシュされて、該スタック内の上位四個
のデータレジスタを占有している。　いったんプログラ
ムのローディングが行なわれると、そのプログラムが上
記プログラムステップ１８０からスレツブラドリス）　
１８４にスレッドダウンする。　このスレツブラドリス
ト１８４は、ｒＡＮＤＪ　とラベルされたプログラムス
テップＩＨ、ｒ＋」とラベルされたプログラムステップ
１８Ｂ　、ｒＯＲＪとラベルされたプログラムステップ
１８０．およびｒ　ＲＥＴＵＲＮＪプログラムステップ
１９２からなるものである。　スレツブラドリスト１８
４におけるこれらプログラムステップの各々の実行中は
、プリミティブレベルの実行にプログラムが流れて、第
２レベルの実行における次の順番のプログラムステ・ン
プに戻る。　プログラムステップ１８８　ｒ　Ａ　Ｎ　
Ｄ　ＪはプリミティブレベルのｒＡＮＤＪ　とラベルさ
れたプログラム１θ４に流れ、「＋」プログラムステッ
プ１８８はプリミティブレベルの「＋」とラベルされた
プログラム１９６に流れ、ｒＯＲＪプログラムステップ
１９０は「ＯＲ」とラベルされたプリミティブレベルの
プログラムＩＨに流れる。　図示を簡単にするため、第
６図ではスレツブラドリスト１８ｅ、　１８？のプリミ
ティブレベルプログラムは省略しであるが、たとえばス
レツブラドリスト１８７はスレツブラドリスト１８４と
同等であり、従って、プリミティブレベルのプログラム
ステップ１８４．１９８．１９８は、いずれもスレツブ
ラドリスト１８７により使用されるプログラムステ・ン
ブである。

スレツブラドリスト１８４の実行中は、　ＭＡＳＫ　Ａ
ＤＤ動作によってデータレジスタ１ないし８内のデータ
が処理され、優先順位の高い４個のレジスタのデータの
みが取り扱われれる。　この場合のＭＡＳＫ　ＡＤＤ動
作を第２表に示す、　この第２表において、ＤＲｌは最
優先データレジスタで、ＯＲ２〜ＯＲ４はこの順に優先
順位が低いデータレジスタであるまたＡｒｇＡないしＡ
ｒｇ　Ｏは処理対象としてのアーギュメントを表し、　
Ａｒｇ　Ａがマスク用ワード、　Ａｒｇ　Ｄがオーナメ
ントである。

第２表 動　作　−Ｄλｉ−一一一一一一一 （データをロード＞＞　Ａ、ｒｇ　Ａ ＜＜ＡＮＤ））　Ａｒｇ　Ａ　Ａｒｇ　Ｂ＜（＋：）＞
　（Ａｒｇ　Ａ　Ａｒｇ　Ｂ）　＋　Ａｒｇ　Ｃ＜＜　
ＯＲ＞＞　［（Ａｒｇ　Ａ　Ａｒｇ　Ｂ）　＋Ａｒｇ　
Ｃ１＜ｏｒ＞　Ａｒｇ　Ｄ 動　作　ＯＲ２則卜旦　則亀Ａ （データをロード＞＞　Ａｒｇ　Ｂ　Ａｒｇ　ＣＡｒｇ
　Ｄ＜＜ＡＮＤ＞＞　Ａｒｇ　ＣＡｒｇ　［１ｔ＜＜＋
＞＞　Ａｒｙ、Ｄ　よ　よ 次に第６図に示す３ステツプ第３レベルプログラムの動
作について、第２図および第６図を参照して説明する。

　なお本例では、プリミティブ命令を表すアドレスには
、アドレス位置Ｏなｌ／）シロ４を割り当て、第２レベ
ル動作のスレ、ンデ５．ド゛１ノストにおけるプログラ
ムステ・ンプのためのアドレスには、アドレス位置６５
ないし５１２を割り当て。

メインプログラム、すなわち第３レベルにおｔするプロ
グラムステップには、５１３以上のメモリ位置を割り当
てることとする。

第３レベル動作のプログラムステ・ンプ１８０をアドレ
スするためには、このプログラムステ・ンプの第３レベ
ルのアドレスを前記Ｉ１０データ／くスｌＯにロードす
ることが、まず必要である。　さらに前記トランスフア
ゲ−）８２，８４を適宜動作状態として、このアドレス
を含むメモ１Ｊ１４．８０の一方を選択する。　この第
３レベルのアドレスが高レベル動作であることをデコー
ダ９２により判定し、この判定にもとついて、インクリ
メント用レジスタにアドレスをロードして、当該アドレ
スを１だけインクリメントさせる。　十記デコーダ９２
ｊ±さらに命令ポインタ８６を制御して、これに第３レ
ベルのアドレスをロードする。　次のクロ・ンクサイク
ルでは、レジスタ９４に記憶されているインクリメント
された第３レベルのアドレスが、リターンスタック２０
に記憶され、さきに命令ポインタ８６にロードされてい
た第３レベルのアドレスが、アドレスバス１２にクロッ
ク送りされる。　第３レベルのアドレスがアドレスバス
１２に現れると、この第３レベルのアドレスに含まれて
いるデータが、メモリ１４．１８のうちＩ１０データバ
スｌＯに接続された方のメモリから、該Ｉ１０データバ
ス１０に供給される。　命令ポインタ８８の内容が上記
のようにアドレスバス１２にクロック送りされるととも
に。

命令レジスタ５８の内容がアドレスデコーダ６２にクロ
ック送りされ、アドレスのアドレス位置が６４以］−で
高レベルステップであるため、前述のように、上記クロ
ック動作により制御ラッチ６８から機能的制御ワードが
出力されることとなる。　かくて出力された制御ワード
により、各種のトランスファゲートが動作状態となって
１次の命令を受け取る。

プログラムステップ１８０の第３レベルのアドレスに含
まれているデータは、　ＭＡ！３Ｋ　ＡＤＤスレッデッ
ドリスト１８４の最初の第２レベルのアドレスであり、
これが次の命令となる。　この第２レベルのアドレスは
Ｉ１０データバスｌＯに供給され、デコーダ８２により
第２レベルのスレツブラドリストアドレスであるものと
して、デコードされる。

上記のようにこの最初のアドレスは、インクリメント用
レジスタ８４にロードされてそのアドレスをインクリメ
ントさせることなく、命令ポインタ８６およびさらに命
令レジスタ５８にロードされる。

次のクロックサイクルでは、命令レジスタ５８の第２レ
ベルのアドレスがアドレスデコーダ６２にクロック送り
され、また命令ポインタ８６の第２レベルのアドレスが
アドレスバス１２にクロック送りされる。　このステッ
プを第６図にフローライン２００で示す、　第２レベル
のアドレスは高レベルの命令であるため、制御ラッチ６
８により機能的制御ワードが出力される。　この機能的
制御ワードにより、トランスフアゲ−）８２．８４が動
作状態とされて、どのメモリからＡＮＤ命令のためのマ
イクロコードアドレスを受け取るべきかを決定する、　
かくて選択されたメモリ１４又はメモリ８０からのＡＮ
Ｄマイクロコードアドレスが、アドレスノくスエ２にお
ける第２レベルのアドレスによって検索され、Ｉ１０デ
ータバスｌＯにイ共３合される。　このステップを第６
図にフローライン２０２で表す。

プログラムステップ１８Ｂで上記のごと＜Ｉ１０データ
／ヘス１０に供給されたマイクロコードアドレスは、マ
イクロコードＲＡＭ６Ｇのためのアドレスであり、これ
がプリミティブのアドレスであって、スレ・ンデツドリ
ストの最初のアドレスではないことを、デコーダ８２に
より識別して、命令ポインタ８Ｂにマイクロコードアド
レスをロードする代りに、その内容をインクリメントさ
せる。　力）くて命令ポインタ８Ｂには、スレ、ンデ、
ラドリスト１８４におけるプログラムステップ１８８の
ための第２レベルのアドレスがロードされる。　また、
上記のように命令ポインタ８Ｂの内容がインクリメント
さ朽スジし水Ｌ−姦春シーづスレ５８にＩ　／　０７”
　−タ／＜ス１０のマイクロニードアドレスがロードさ
れる。

次のクロックサイクルでは、命令レジスタ５８の内容が
アドレスデコーダ６２にクロ・ツク送りされて、マイク
ロコードＲＯＭ８０をアドレスする。

このアドレスはプリミティブアドレスであり、従ってプ
リミティブ制御ワードが制御ラッチ８８により出力され
て、ロータリースタック４４内の適宜のトランスファゲ
ートを動作状態として、所望の機能を行なう、このアド
レスはＡＮＤｍ能のアドレスであり、従ってＡＬＵ１８
の入力に接続されたトランスファゲート５４．５８が動
作状態となって。

ロータリースタック４４内の第１および第２のデータレ
ジスタのデータが、出力データ／＜ス４Ｂ、　４８に供
給される。　該ＡＬＵ１Ｂの出力は、トランスファゲー
ト３２お・よびインターフェース／ヘス３６を介して、
ロータリースタック４４の第２のデータレジスタとイン
ターフェースしている。　このようにして、データレジ
スタＤＲＩとデータレジスタＤＲ２のアーギュメン）Ａ
との間で論理△ＮＤの演算が行なわれて、その演算結果
がロータリースタ・ツク４４の入力に与えられる。

マイクロコードアドレスが命令レジスタ５８にクロック
送りされるのと同時に、命令ポインタ８６内のインクリ
メントされた第２レベルのアドレスが、アドレスバス１
２にクロック送りされる。　このインクリメントされた
第２レベルのアドレスは、「＋」プリミティブ用のマイ
クロコードアドレスを含むプログラムステップ１８８の
アドレスを表すもので、このマイクロコードアドレスを
Ｉ１０データバス１０に供給するために、前記トランス
ファゲート８２　、８４の一方が動作状態とされる。　
これらトランスフアゲ−）８２．８４は、いずれも前記
制御ラッチ６８により出力される制御ワードによって制
御されるもので、後述するように、　ＲＥＴＵＲＮ命仝
など特別の場合以外は、プリミティブアドレスの後には
常にメモリからのアドレスが引き続くものであるため、
上記トランスフアゲ−）８２．８４の一方が必ず動作状
態とされる。　このため、所定のプリミティブ命令が実
行されるのと並行して。

所定のスレ・ンデッドリスト中の次の順次アドレスがフ
ェッチされる。　このステップを第６図において、ＡＮ
Ｄプリミティブレベルプログラム１９４から「＋」プロ
グラムステップ１８８に至るフローライン２０４で示す
。

次のクロックサイクルでは、ＡＬＵｌＢから出力された
データが、第２優先順位のデータレジスタに入力され、
スタックポインタがインクリメントされるため、該第２
のデータレジスタが第１のデータレジスタとなる。　従
って、アーギュメントＡおよびアーギュメントＢに対す
る論理ＡＮＤ演算の結果が、ロータリースタック４４の
最上位レジスタに記憶される。　さらに、前記オーバー
フロースタ・ツク７６内の最上位の内容が、もっとも優
先順位の低いデータレジスタに格納される。

Ａ　Ｌ　Ｕ　１Ｂからのデータがロータリースタック４
４内に入力されるにともない、デコーダ８２が命令ポイ
ンタ８６をプログラムステップ１９０のための第２レベ
ルのアドレスに、デコーダ９２によりインクリメントし
て、命令レジスタ５８内のマイクロコードアドレスがア
ドレスデコーダ６２にクロ・ツク送りされ、マイクロコ
ードＲＯＭ８０がアドレスされて「＋」　プログラムス
テップ１９６のためのプリミティブ制御ワードが出力さ
れる。　このマイクロコードアドレスにより、制御ラッ
チ６８から制御ワードが出力されて、ロータリースタッ
ク４４内の第１順位および第２順位のデータレジスタＩ
ＩＲＩ、およびＤＲ２が出力バス４６．４８に接続され
る結果、トランスファゲート５４．５８が動作状態とさ
れて、このデータをＡ　Ｌ　Ｕ　ＩＥＩに入力する。　
ＡＬＵｌＢはさらに加算動作を行なうように制御され、
その出力はトランスファゲート３２を介して、インター
フェースバス３６に供給される。　このインターフェー
スバス３６は、ロータリースタック４４内の第２優先順
位のデータレジスタとインターフェースしており、次の
クロックサイクルでＡ　Ｌ　Ｕ　１Ｂからの前記出力が
該レジスタに入力する。

同じクロックサイクル中に、ＯＲプログラムステｙプ１
９０のだめの第２レベルのアドレスがすでにアドレス／
くス１２Ｌご出＃１：Ｊｚ　ｈでセ番１　この坑２レベ
ルのアドレスに含まれているマイクロコードアドレスが
フェッチされて、■１０データバスｌＯに供給される。

　このステップを第６図にフローライン２０８で示す、
　上記マイクロコードアドレスによってマイクロコード
ＲＯＭ８０がアドレスされ、論理ＯＲ機能に対応する制
御ワードが出力される。　■１０データバス１０に現れ
たマイクロコードレスの存在はデコーダ８２により検知
されて、命令ポインタ８８がプログラムステップ１９２
のための次の第２レベルのアドレスにインクリメントさ
れ、さらに命令レジスタ５８に論理ＯＲ機能のためのマ
イクロコードアドレスがロードされる。

次のクロックサイクルでは、命令レジスタ５８のマイク
ロコードアドレスがアドレスデコーダ６２にクロック送
りされて、マイクロコードＲＯＭ６０がアドレスされ、
論理ＯＲ機能に対応する制御ワードが出力される６　こ
のステップを第６図にフローライン２１０で示す、　こ
の制御ワードにより、ロータリースタック４４内の優先
順位第１位および第２位のデータレジスタＤＲＩ、およ
びＤＲ２がＡＬ　Ｕ　１Ｂの入力に接続されて、論理Ｏ
Ｒ機能が実行され、その結果がインターフェースバス３
６にロードされる。　このインターフェースバス３６は
、ロータリースタック４４内の優先順位第２位のデータ
レジスタとインターフェースしている。

ただ今のクロックサイクルでは、命令ポインタ８Ｇのイ
ンクリメントされた第２レベルのアドレスがアドレスバ
ス１２に供給され、プログラムステップ１８２に対応す
るデータレジスタがアドレスされる。　このデータレジ
スタには、　ＲＥＴＵＲＮ命令のためのブイクロコード
アドレスが記憶されており、このマイクロコードアドレ
スがＩ１０データバスＩＯに供給されて、命令レジスタ
５８にロードされる。　これと同時に、当該アドレスが
マイクロコードアドレスであることがデコーダ８２によ
って検知され、命令ポインタ８６の内容がインクリメン
トされる。　このステップを第６図にフローライン２！
２で示す、　なお後述するように、プログラムステップ
１８２はスレツブ・ノドリスト１８４内での最後のプロ
グラムステップであるため、命令ポインタ８６内のイン
クリメントされたアドレスは未使用のままに終る。

次のクロックサイクルでは、命令レジスタ５８における
ＲＥＴＵＲＮ命令のためのマイクロコードアドレスが、
アドレスデコーダ６２にクロック送りされて、該ＲＥＴ
ＵＲＮ命令のための制御ワードが、制御ラッチ６８から
出力される。　また、命令ポインタ８６内のインクリメ
ントされた第２レベルのアドレスがアドレスバス１２に
供給される、　しかしながら、　ＲＥＴＵＲＮ命令によ
ってトランスファゲート８２．８４両方が非動作状態と
されているために、メモリ１４またはメモリ８０のいず
れかから出力されたデータはＩ１０パス１０には伝送さ
れず、　ＲＥＴＵＲＮ制御ワードによりスタック２０が
トランスファゲート８８を介してポツプされて、第３レ
ベル動作のためのインクリメントされた第３レベルのア
ドレスが出力される。　このステップは前記プログラム
ステップ１８２に対応するステップである。　この第３
レベルのアドレスは命令レジスタ５８にロードされ、デ
コーダ９２により当該アドレスが第３レベル動作のアド
レスであることが判定され、この第３レベルのアドレス
が命令ポインタ８６にロードされる。

このステップを、第６図においてＲＥＴＵＲＮプログラ
ムステップ１８２からメインプログラムにおけるプログ
ラムステップ１８２に至るフローライン２１４で示す。

プログラムステップ１８２のための第３レベルのアドレ
スからなる命令ポインタ８６の内容が、アドレスバス１
２にクロック送りされると、プログラムステップ１８２
の第３レベルのアドレスに対応するデータレジスタの内
容がＩ１０バスＩＯに供給される。　これはスレデッド
リスト１８５の最初の第２レベルのアドレスであり、こ
のステップを第６図にフローライン２１６で示す、　こ
のスレデッドリスト１８５は、プリミティブｒｌ−Ｊで
あるプログラムステップ２１８　と、　ＲＥＴＵＲＮプ
ログラムステップ２２０　とからなるものである、Ｉ１
０パス１０に現れた第２レベルのアドレスは、デコーダ
９２によって検知され、当該アドレスがスレデッドリス
ト１８５の最初のアドレスであることが、このデコーダ
によってさらに検知される。　このため、該第２レベル
のアドレスは、命令レジスタ５８および命令ポインタ８
６にロードされる。

次のクロックサイクルでは、命令レジスタ５８の第２レ
ベルのアドレスがアドレスデコーダ６２にロードされ、
また命令ポインタ８８の第２レベルのアドレスがアドレ
スバス１２にロードされる。　このアドレスデコーダ６
２は、当該アドレスが高レベルの命令であるものとして
デコードし、適宜の機能的制御ワードを出力することに
より、トランスファゲート８２もしくはトランスファゲ
ート８４を動作状態として、メモリ１４．８０のいずれ
かをＩ１０パス１０とインターフェースさせる。　プロ
グラムステップ２１８の最初のアドレスがアドレスバス
１２に供給されると、プリミティブ「１−」のだめのマ
イクロコードが選択されたメモリからフェツチされて、
工１０バス１０に供給される。　このステップを第６図
にフローライン２２２で示す。

プリミティブの実行が終了すると、プログラムはフロー
ライン２２４に沿って戻す、これは前述のように、プリ
ミティブの第２レベルアドレスがクロック送りされて、
命令ポインタ８６がインクリメントされ、プログラムス
テップ２２０のための第２レベルのアドレスが、アドレ
スバス１２にロードされるのが、わずかｌクロックサイ
クルで行なわれる。　この第２レベルのアドレスは、第
２レベルの動作をフローライン２２６に沿って、第３レ
ベル動作におけるプログラムステップ１８３にプログラ
ムを戻すＲＥＴＵＲＮ命仝のアドレスである。　前述の
ように、　ＲＥＴＵＲＮマイクロコードアドレスが命令
レジスタ５８にクロック送りされた場合には、制御ラッ
チ６８から出力された制御ワードは機能的制御ワードで
あり、第３レベル動作におけるプログラムステップ１８
３のためのインクリメントされた第３レベルのアドレス
である１ノターンスタツク２０が、この機能的制御ワー
ドによってポツプされるついでプログラムはフローライ
ン２２８に沿って進行してスレデッドリスト１８７に至
り、フローライン２３０に沿って戻って９次の第３レベ
ルのアドレスがＩ１０バス１０杯供給されることとなる
。

スレデッドリスト１８４を実行する場合は、フローライ
ン２０２．２０４が第１のクロックサイクルを表わし、
フローライン２０８．２０８が第２のクロックサイクル
を表わし、フローライン２１０．２１２が第３のクロッ
クサイクルを表わす、　従って、このスレデッドリスト
１８４のステップを行なって所望の機能を得るためには
、都合３クロツクサイクルが必要であるにすぎない、　
またリターンスタック２０をポツプして、第３レベル動
作のための次の順次アドレスをＩ１０バス１０に入力す
るためには。

付加的なり口・ツクサイクルを必要とする。

［マスクド動作システム］ 第２図のシステムと同様のシステムに、さらにメインシ
ステム動作と並行してマスクド動作を行なわせるように
した。マスクド動作システムの構成を第７図の概略的ブ
ロック図に示す。

ロータリースタック４４と並列にシャドーロータリース
タック２４０を設けて、このシャドーロータリースタッ
ク２４０　を、ロータリースタック４４を構成するデー
タレジスタと同様の８個の１６ビツトワイドのデータレ
ジスタにより構成する。　さらにマルチプレクサ２４２
を設けて、その２人力をインターフェースパス３６およ
び入力データバス５０とインターフェースさせる。　こ
のマルチプレクサ２４２は、ロータリースタック４４と
インターフェースするための一対の出力インターフェー
スパス２４４と、上記シャドーロータリースタック２４
０とインターフェースするための一対の出力インターフ
ェース／ヘス２４６とをもち、パス：３Ｅｉ、　５０を
シフトさせて出力インターフェースバス２４４もしくは
出力インターフェースバス２４６とインターフェースさ
せる。　ロータリースタック４４と前記シャドーロータ
リースタック２４０の出力にはマルチプレクサ２４８を
設け、そり２出力を前記データバス４６．４８とインタ
ーフェースさせる。　さらにロータリースタック４４は
、一対の入力インターフェースパス２５０を介してこの
マルチプレクサ２４８とインターフェースし、同様にシ
ャドーロータリースタック２４０も、一対の入力インタ
ーフェースバス２５２を介して該マルチプレクサ２４８
とインターフェースする。　マルチプレクサ２４８は、
入力インターフェースバス２５０．または入力インター
フェースバス２５２を出力データパス４１３．４８とイ
ンターフェースするようにスイッチするものである。　
上記マルチプレクサ２４２．２４８は、いずれもマルチ
プレックス信号　（Ｍυ×）により制御される。

前記オーバーフロースタック７６の近傍にもシャドーオ
ーバーフロースタック２５４を設け、さらにマルチプレ
クサ２５６の２人力をインターフェースパス３６および
入力データバス５０にそれぞれ接続する。　このマルチ
プレクサ２５６は、このオーバーフロースタック７６と
インターフェースするための一対の出力インターフェー
スハス２５８と、オーパーフロースタンク２５４とイン
ターフェースするだめの一対の出力インターフェースバ
ス２６０とをモチ、　／＜ス３８．５０を出力インター
フェースバス２５８および出力インターフェースバス２
６０のいずれかにスイッチさせるものである。　このマ
ルチプレクサ２５６　も前記ＭＵＸ信号により制御され
る。

さらにリターンスタック２０と並列にシャドーリターン
スタック２６２を設け、またマルチプレクサ２６４の２
人力を前記インクリメント用レジスタ８４およびトラン
スファゲート９８とインターフェースさせることにより
、該マルチプレクサ２６４をＩ１０データバス１０とイ
ンターフェースさせる。

このマルチプレクサ２６４は、出力インターフェースバ
ス２６６を介してリターンスタック２０とインターフェ
ースする一対の出力と、出力インターフェースバス２６
８を介してシャドーリターンスタック２６２とインター
フェースする一対の出力とをもち、インクリメント用レ
ジスタ９４からの出力データを、リターンスタック２０
もしくはシャドーリターンスタック２８２に入力し、あ
るいはリターンスタック２０またはリターンスタック２
６２をＩ１０データバス１０にポツプするはたらきをす
る。　このマルチプレクサ２６４も、前記ＭＵＸ信号に
より制御される。

さらに命令レジスタ５８と並列にシャドー命令レジスタ
２７０を設け、またマルチプレクサ２７２の入力をＩ１
０データバス１０とインターフェースさせて、該Ｉ１０
データバス１０をその２出力間でスイッチさせる。　リ
ターンスタック２６２の一方の出力は、インターフェー
スバス２７４を介して命令レジスタ５８とインターフェ
ースし、他方の出力はインターフェースバス２７６を介
して、命令レジスタ２７０とインターフェースしている
。　さらにマルチプレクサ２７８の出力をインターフェ
ースバス６４とインターフェースさせて、その２人力の
電力ヲ該インターフェースバス６４とインターフェース
するようスイッチする。　このマルチプレクサ２７８の
２人力の一方は、インターフェースバス２８０を介して
命令レジスタ５８の出力に接続され、他方の入力はイン
ターフェースバス２８２を介して、前記シャドー命令レ
ジスタ２７０の出力とインターフェースしている。　こ
れらマルチプレクサ２７２．２７８は、工１０バスｌＯ
とアドレスデコーダ８２の間にある命令レジスタ５８も
しくはシャドー命令レジスタ２７０のいずれかと、イン
ターフェースするように作用する。

さらに前記命令ポインタ９０と並列にシャドー命令ポイ
ンタ２８４を設け、またマルチプレクサ２８６の入力を
Ｉ１０データバス！０とインターフェースさせて、該入
力をその２出力の間でスイッチさせる。　このマルチプ
レクサ２８６の一方の出力は、インターフェースパス２
８日を介して命令ポインタ８０とインターフェースし、
他方の出力はインターフェースバス２８０を介して、シ
ャドー命令ポインタ２８４とインターフェースしている
。　さらにマルチプレクサ２９２の出力を、アドレスバ
ス１２とインターフェースさせて、該出力をその２出力
間でスイッチさせる。　これらマルチプレクサ２９２の
２出力の一方は、インターフェースバス２９４を介して
命令ポインタ９０とインターフェースし、他方はインタ
ーフェースバス２８Ｂを介して、シャドー命令ポインタ
２８４　とインターフェースしている、　これらマルチ
プレクサ２８６．２９２は、命令ポインタ９０もしくは
シャドー命令ポインタ２８４を工１０データバス１０と
アドレスバス１２との間で、インターフェースさせるも
のである。

前記シャドー命令ポインタ２８４は、命令ポインタ８０
と同様に構成され、これらシャドー命令ポインタ２８４
および命令ポインタ８０はいずれも、これにデータをロ
ードしたり、あるいはこれに含まれるデータがその出力
に転送されるに先立って該データをインクリメントさせ
たりするはたらきをもつものである２　上述のように、
デコーダ８２はそのインクリメントＨ能やデータのロー
ド機能のための制御信号を供給するもので、その出力は
マルチプレクサ２８８によってマルチプレックスされる
。　このマルチプレクサ２９８の２出力のうち一方は、
命令ポインタ８０のインクリメント入力に接続され、他
方は前記シャドー命令ポインタ２８４のインクリメント
入力に接続されている。　該マルチプレクサ２９８も前
記ＭＵＸ信号により制御される前記システムクロック２
６にはさらにシャドータイマ３００が接続されて０足期
的に前記ＭＵＸ信号を生成する。　好ましい実施例にお
いてはこのＭＵＸ信号は、システムクロｉり２６の１０
サイクルごとに出力されるものとし、　ＭＵＸ信号が発
生されていない期間中は、前記シャドーロータリースタ
ック２４０．シャドーオーバーフロースタック２５４．
シャドーリターンスタック２６２．シャドー命令レジス
タ２７０およびシャドー命令ポインタ２８４（以下これ
らを一括してシャドー回路という）は、いずれもシステ
ムから機能的に分離され、従って該システムは第２図に
ついて前述したと同様の構成となり。

このＭＵＸ信号の発生しない９サイクル期間中は。

仝休のシステムは上述したと同様にして動作することと
なる。　上記のごとく、システムクロ・ツク２６の十番
目のサイクルごとに前記ＭＵＸ信号か発生すると、シス
テムの動作は上記シャドー回路に移る。　すなわちＭＵ
Ｘの発生している１サイクル期間中は、これらシャドー
回路が結合されて、当該１サイクルの動作はすべて第２
図について説明したと同様にして、該シャドー回路によ
り行なわれる。　たとえば次のシャドー動作は、スレツ
ブラドリストの中間をステップして、これに設定されて
いるプリミティブのひとつを実行する動作とすることが
できる。　上述のように、プリミティブｔｉ先行するプ
リミティブの実行中に、後続のプリミティブのためのマ
イクロコードアドレスを命令レジスタ５８にロードする
ようにして実行される。

ＭＵＸ信号が生成されると、シャドー命令レジスタ２７
０がインターフェースパス６４とインターフェースして
、このレジスタに記憶されている情報が、アドレスデコ
ーダ６２に転送される。　この場合、シャドー命令レジ
スタ２７０にロードされている情報は、プリミティブの
ためのマイクロコードアドレスであるため、制御ラッチ
６８の出力に制御ワードが生成され、各種のトランスフ
ァゲートが動作状態とされて、プリミティブを実行する
制御機能が行なわれる。

シャドー命令ポインタ２８４に格納されているシャドー
スレンデッドリストには９次のステップのためのインク
リメントされた第２レベルのアドレスが含まれており、
上記のようにＭＵＸ信号が生成された場合には、この第
２レベルのアドレスがマルチプレクサ２８２を介してア
ドレスバス１２にクロック送りされて、スレツブラドリ
スト中の次の順番のデータレジスタがアドレスされ、該
アドレスのマイクロコードアドレスが、Ｉ１０データバ
ス１０に供給される。　次のプリミティブのマイクロコ
ードがＩ１０データバス１ｏにイ共本合されたマイクロ
コードは、ただちにシャドー命令レジスタ２７０にロー
ドされ、デコーダ８２がマルチプレクサ２９８を介して
、シャドー命令ポインタ２８４をインクリメントさせる
。　このため、当該クロンクサイクルの終了前に、シャ
ドー命令レジスタ２７０には次に実行すべきプリミティ
ブのためのマイクロコードがロードされ、シャドー命令
ポインタ２８４がインクリメントされて、シャドースレ
ンデッドリストにおける次の第２レベルのアドレスが請
求されることとなる。

ＭＵＸ信号の発生中は、マルチプレクサ２４２．２４８
を介してシャドーロータースタ・ツク２４０が入力バス
３８．５０および出力パス４６．５８とインターフェー
スし、また、前記マルチプレクサ２５Ｂを介して、シャ
ドーオーバフロースタック２５４が入力パス３８．５０
　とインターフェースする。

シャドーロータリースタック２４０は、後述のようにそ
れ自体の独立したスタフポインタをもっており、このス
タ・ツクポインタはロータリースタック４４とは独立し
て動作するものである。　ロータリースタック４４のデ
ータレジスタとオーバーフロースタック７６のデータレ
ジスタのみをスイッチすることにより、各種トランスフ
ァゲートおよびＡＬ　Ｕ　１Ｂは、シャドー動作のため
に動作を改めて繰り返す必要はない、　ついで、制御ラ
ッチθ８の出力における制御ワードにより設定されたプ
リミティブ命令が、第６図について前述したと同様にし
て、シャドーロータリースタック２４０内のデータに対
して実行される。

ＭＵＸ信号の発生中は、前記シャドーリターンスタック
２６２も、インクリメント用データレジスタ８４および
トランスファゲート９８とインターフェースする。　前
述のように、このシャトリターンスタック２６２は第３
レベル動作のためのアドレスを格納するのに用いられる
ものであり、より低いレベルの動作から戻るときに、こ
のアドレスがスタックからポツプされる。　該リターン
スタック２６２もそれ自体独立したスタックポインタを
もち、リターンスタック２０とは同等の構成としである
、　かくて前記シャドー回路を設けることによって、メ
インプログラムと並行して独立のシャドープログラムを
実行させることが可能となる。　この独立したシャドー
プログラムは、上述のように１０サイクル中の１サイク
ル期間だけ行なわれるのに対して、メインプログラムは
逆に１０サイクルのうち、９サイクル期間にわたって行
なわれるものであるため、メインプログラムよりも低速
度で進行する。　また、前記シャドータイマ３００はハ
ードウェアとして構成されたタイマであるため、メイン
プログラムが動作モードとなって動作がシャドープログ
ラムに戻らないということが起こる可能性はない、　か
くてシャドープログラムはメインプログラムとは完全に
独立して行なわれ、従ってメインプログラム又はシステ
ムの動作をモニターすることができるとともに、システ
ム外からの侵入の有無を検知することが可能となる。　
そして、シャドー回路により、適切に動作するメインプ
ログラムにインターフェースさせるための中断の必要性
が実質的に省かれる。

次に、第８図にロータリースタック４４およびシャドー
ロータリースタック２４０の構成を拡大して示す、　ロ
ータリースタック４４は、前述のように８個のデータレ
ジスタｌないし８からなり、シャドーロータリースタッ
ク２４０もこのロータリースタック４４と同等に構成さ
れているため、同じく８個のデータレジスタ９ないし１
６からなっている、　従って、シャドーロータリースタ
ック４４とシャドーロータリースタック２４０の両者に
より、都合１６個のデータレジスタからなる車−のスタ
ックが形成されることとなる。

前記入力データパス５０およびインターフェースパス３
６にはさらに、バス／レジスタ選択回路３０２がインタ
ーフェースしており、このバス／レジスタ選択回路３０
２の複数の出力が、同じく複数の入力インターフェース
パス３０４を介して、上記データレジスタ１ないし１８
とそれぞれインターフェースしている。　同様に、前記
出力データバス４６および出力データバス４８にはさら
に、バス／レジスタ選択回路３０６がインターフェース
しており。

このバス／レジスタ選択回路３０６の複数の出力が９同
じく複数のインターフェースバス３０８を介して、上記
データレジスタエないしＩＢとインターフェースしてい
る。　さらに、前記スタックポインタ１１０は、マルチ
プレクサ３１２を介してシャドースタックポインタ３１
０とマルチプレックスされて、上記バス・レジスタ選択
回路３０２．３Ｈに対する制御信号を生成する。　マル
チプレクサ３１２の動作はＭＵＸ信号により制御される
。　これらバス／レジスタ選択回路３０２．３０８およ
びデータレジスタ１〜１８は、前述のロータリースタッ
ク４４．シャドーロータリースタック２４０およびマル
チプレクサ２４２、２４８に相当するものである。

前記バス／レジスタ選択回路３０２と３０６の動作は、
第３図につき前述したバス／レジスタ選択回路１０２．
１０６の動作と同様である。　スタックポインーダ−１
１−０およびシャドースタックポインタ３１０は、マル
チプレクサ３１２を介してマルチプレックスされた制御
信号を有するアップダウンカウンタである。　すなわち
、これらスタックポインタ１１０およびシャドースタッ
クポインタ３１０はいずれも、３ビツトの７ツプダウン
カウンタとして構成され、スタックポインタ３１０はさ
らに、常時高論理状態とした第４のビット有している。

　この高論理状態をスタックポインタ３１０の第４ビツ
トに用いることにより、スタックポインタ１１０をレジ
スタｌないし８に専用としたまま、つねにレジスタ９な
いし１６がアドレスされることとなる。　またマルチプ
レクサ３１２．３１４の接続状態により、スタックポイ
ンタ＋１０　もしくはスタックポインタ３１０がインク
リメントされて、関連するデータレジスタのうち、適宜
のものを最優先データレジスタとして選択する。　マル
チプレクサから制御信号が除去された後は、別のインク
リメント用制御信号がこれに入力するまで、データは該
マルチプレクサにラッチされる。　ロータリースタ・ツ
ク４４およびシャドーロータリースタック２４０の動作
は。

３−８デコーダの代りに４−１６デコーダを使用する点
景外は、第４図について説明したものと同様である。　
さらにシャドーオーバーフロースタック２５４およびリ
ターンスタック２６２の動作も、第５図を参照してオー
バーフロースタ・ツク７６につき説明したと同様である
。　さらに付加的なアップダウンカウンタ１５６を用い
ることにより、ＲＡＭ！５４と並列に追加した第２の２
６５にメモリをアドレスするデータビ・ントが得られる
。　かくて、パス／方向選択回路１７０およびこれと関
連するトランスファゲートは、改めて動作を繰り返す必
要がなくなる。

なお、上述の実施例における構成回路としては、たとえ
ば次のようなものを使用することができる。

名　称　ライントライバ 符号　３２．３８．５２．５６ 部品番号　７４ＫＳ２４４ メーカー　テキサスインスッルメンツ 名　称　ＡＬＵ 符号　１６ 部品番号　？４ＬＳ１８１ メーカー　テキサスインスッルメンツ 名　称　トランシーバ 符号　４０．４１．８２．８４．１１３０．１１３２．
１６４゜６６ 部品番号　７４ＬＳ２４３ メーカー　テキサスインスッルメンツ 名　称　フリップフロップ 符号　１１２．１１４．１１８ 部品番号　７４７４ メーカー　テキサスインスッルメンツ 名　称　ＡＮＤ１０Ｒ 符号　１１８．１２０．１２２ 部品番号　７４５１ メーカー　テキサスインスッルメンツ 名　称　３−８デコーダ 符号　１２４．１２［１，１４８，１４８部品番号　７
４ＬＳ１３８ メーカー　テキサスインスツルメンツ 乙−）　３ビツト加算回路 符号　１２８．１３０．１５０．１５２部品番号　７４
２８３ メーカー　テキサスインスッルメンツ 名　称　３ビツトアツプダウン力ウンタ符号　１３２．
１５８ 部品番号　７４３１ｅ８ メーカー　テキサスインスツルメンツ 名　称　ＮＡＮＤゲート 符号　１３４．１３８．１３８．１４０．１４２．１４
４部品番号　７４０１ メーカー　テキサスインスツルメンツ ［発明の効果］ 以北に説明したように、未発明によるＴＩＬプロセッサ
は、パラメータスタックの動作をハードウェア化したこ
とを特徴とするもので、これにより該動作をシステムク
ロックの１クロツクサイクルで行なうことが可能となる
、　また、多数のスレツブラド命令もこれをハードウェ
ア化したため、メモリに対して頻繁にフェッチ動作を行
なうことなく、それらの命令を順次実行することができ
るようになる。　さらにまた、パラメータスタ・ツクに
はロータリースタックを用いるとともに。

複数のデータバスをその出力および入力に接続したため
、ロータリースタック内のデータレジスタの出力のうち
、１ないしはそれ以上を選択してロータリースタックか
らのデータの流れを制御することにより、該スタックの
内容を効果的に処理することが可能となる。　このデー
タに対して演算論理動作を行なうためには、ハードウェ
アとしての論理演算ユニ・ントを用いる。　さらに、ロ
ータリースタックの動作はすべて、アドレスバスに順次
供給されるアドレスに応答して出力されるマイクロコー
ド命令により制御される。　これらマイクロコード命令
により、各クロックサイクルで実行されるプリミティブ
レベルの命令がイネーブルされる。　またマイクロコー
ド命令のためのプログラムアドレスは、内部および外部
メモリを用いてこれを記憶するようにしたことも９本発
明装置の特徴である。

以上本発明の実施例につき記載してきたが。

本発明による方法および装置はこの実施例に限定される
ものでなく、記載の実施例に適宜各種の追加ないし変更
を加えてもよいことはいうまでもなｌ／）。

【図面の簡単な説明】

第１図は本発明によるＴＩＬプロセッサの実施例を示す
ブロック図、第２図は第１図に示すＴＩＬプロセッサの
構成を拡大して示すブロック図、第３図は該実施例にお
けるロータリーデータレジスタファイルの構成を示す拡
大ブロック図、第４図は第３図に示すロータリーデータ
レジスタファイルに含まれるレジスタのひとつを示す概
略図、第５図は本実施例におけるオーバーフローデータ
レジスタの構成を示すブロック図、第６図は本発明によ
るＴＩＬプロセッサの３種の動作態様を示すフローチャ
ート、第７図は本発明によるマスクドＴＩＬプロセッサ
を示す拡大ブロック図、第８図は第７図に示すマスクド
ＴＩＬプロセッサのロータリースタックの構成を示す拡
大ブロック図である。 １０、、、、、Ｉ１０データバス。 ＋２．、、、、アドレスバス。 ＋４．　、　、　、　、Ｉ１０サブシステム赤外部メモ
リ。 １Ｂ、、、、、ＡＬＵ。 １８、、、、、パラメータスタ・ツク。 ２０、２Ｂ２　、　、リターンスタック。 ２２、、、、、データマニピュレータ。 ２４、、、、、第ルベルメモリ。 ２Ｂ、、、、、システムクロック。 ２８、、、、、スレツブラド命令制御回路。 ３０、’、、、、第２レベルメモリ。 ３Ｂ、、、、、インターフェースバス。 ４４、２４０　、　、ロータリースタック。 ４８、４８．　、　、出力バス。 ５０、、、、、データ入力バス。 ５８、２７０　、　、命令レジスタ。 ｅｏ、、、、、マイクロコードＲＯＭ　。 ７６、２５４　、　、オーバーフロースタ・ツク。 ８０、、、、、ＲＯＭ／ＲＡＭ　。 ８８、２８４　、　、命令ポインタ。 出願人　テキサスインスツルメンツ番 インコーポレイテッド

Claims (1)

1. 【特許請求の範囲】 （１）　ネ灯数個のデータレジスタと。 前記データレジスタにデータを記憶ごせ。 これらレジスタの十べてに記憶されたデータを同時にア
   ドレスしうるようにすることにより、１偏置トのレジス
   タに同時ににデータを入力したり。 また１偏置１−のレジスタから同時にデータを出力させ
   るようにした手段と。 データを記憶する記憶媒体と。 この記＋９奴休の所定の記憶場所にマイクロコード命令
   をデータとして記憶させるだめの手段と。 前記記憶媒体における選択された記憶場所をアドレスし
   てマイクロコード命令を検索する手段と。 前記データレジスタのうち１選択されたレジスタからデ
   ータを選枳オるだめの手段と。 前記マイクロコード命令に基いて該選択されたデータに
   対して演算または論理動作を行なう手段と。 該演算または論理動作の結果を外部の記憶場所に転送し
   、あるいは前記データレジスタのうち選択された１個の
   レジスタに送り返すだめの手段と。 データを選択するだめの手段とからなり。 ｉＩｉ記演算演算は論理動作を行なう手段はこれを、そ
   れぞれ同時に動作させるようにしたことを特徴とするデ
   ータ処理用プロセッサ。 （２）ｉｉ７？記各手段に加えてさらに、前記データレ
   ジスタからのオーバーフローデータを記憶するだめのオ
   ーバーフローデータレジスタを有してなる特許請求の範
   囲第１項に記載のデータ処理用プロセッサ。 （３）　前記各手段に加えてさらに。 マイクロコード命令のアドレスを所定のグループに分け
   て記憶するだめの手段と。 これらグループのうち選択された１個のしジスタをアク
   セスして、前記アドレス手段にマイクロコード命令のア
   ドレスを１１旧次供給する手段を右してなる特許請求の
   範囲第１項に記載のデータ処理用プロセッサ。 （４）　前記データレジスタは、複数個のデータレジス
   タからなる後入れ先出しデータスタックな形虐するよう
   に構成され、これらデータレジスタに骨分順位を定めて
   なる特許請求の範囲第１項に記載のデータ処理用プロセ
   ッサ。 （５）　前記各手段に加えてざらに。 後入れ弄出し形六の２次データレジスタファイルと。 後入れ先出し２次データレジスタファイルにデータを記
   憶させ、この２次データレジスタファイル内のレジスタ
   のすべてに記憶されたデータを同時にアト゛レスしうる
   ようにすることにより。 １装置Ｈのレジスタに同時にデータを入力したり、また
   １偏置トのレジスタから同時にデータを出力させるよう
   にした手段と。 前記データレジスタに記憶されたデータの選択およびそ
   の転送のための動作を定期的に中断させるようにした手
   段と。 前記２次データレジスタファイル内のデータレジスタの
   うち１個のレジスタからデータを選択するための手段と
   。 かくて選択されたデータに対して演算または論理動作を
   行なうだめの手段と。 この演算または論理動作の結果を外部の記憶場所に転送
   し、あるいは前記２次データレジスタファイル内のデー
   タレジスタのうち１選択された１個のレジスタに送り返
   すための手段とからなり　。 前記２＆データレジスクフアイルに閣してｉ１１記遭択
   されたデータに対して演算または論理動作を行なう手段
   および前記データを選択する手段はこれを同時にに動作
   させるようにし。 前記各手段に加えてさらに、前記選択手段、前記演算ま
   たは論理動作を行なう手段および前記データレジスタに
   関して該動作の結果を転送する手段の各動作を反復する
   ことにより、マイクロコード命令を実行するのｔこ甲（
   ＼る独立したデータセットを前記２次データレジスタフ
   ァイルｔこ（’Ｅｒるようにした手段を癩してなる特１
   具りの篩、）用第１項に記載のデータ処理用プロセ・ン
   サ。 （６）　データおよびプログラム命令を転送するための
   メインデータバスと。 データプロセ・ンサのタイミング機ｔ〔１％るべく才妄
   總したシステムクロ・ンクと。 スタック形穴に構成、されてｉロ記データ／くスに結合
   されることによりデータな言己憶するようにした複数個
   のデータレジスタと。 ｉｆｉ記データレジスタの出力をその人力に。 また該データレジスタの入力および出すＪを前記データ
   バスに選択的にインターフェースさせることにより、こ
   れらデータレジスタの入プフおよび出力のうちいずれか
   が前記データ７へスとインターフ、−スし、あるいは該
   データレジスタの出力のうち選択された出力がレジスタ
   の進択された入力と同時にインターフェースしうるよう
   にしたステア１）ング手段と２ 自らの所定の記憶場所にマイクロコード゛命令を記憶す
   るとともに、前記ステア１）ング手段を制御する機能を
   看するマイクロコード記憶手段と４１１記データバスと
   インターフェースしてこれからプログラム命令をフェツ
   チするととも１こ。 ｌｉｉ記マイクロコード命令に応答して前記マイクロコ
   ード記憶手段をアドレスするようにしたフェツチ手段と
   からなり。 前記システムクロックの所定数のスタ・ツク１ｔＪ１間
   中に前記ステアリング手段により前記マイクロコード命
   令を実行して前記データレジスタに含まれるデータを処
   理するようにしたことを特徴とするデータプロセッサ （７）　前記ステアリング手段は、前記・システムクロ
   ックの１クロ・ンク期間中に前記マイクココ−１ζ゛命
   令を実行するようにしてなる特許請求の範囲第６項に記
   載のデータプロセ・ンサ。 （８）　前記ステアリング手段は。 前記データレジスタのうち少なくともｌイ固のレジスタ
   からデータを選択的に前記データバスに転送するだめの
   第１の転送手段と。 前記データバスからのデータを前記データレジスタのひ
   とつの入力にデータを転送するための第２の転送手段と
   。 前記データレジスタのひとつの出力からのデータをこれ
   らデータレジスタのひとつの入力に転送するための第３
   の転送手段とからなり。 これら第１．第２および第３の転送手段が１１１記マイ
   クロコ一ド記憶手段に記憶されたマイクロコード命令に
   基いてデータを転送しうるようにしてなる特許請求の範
   囲第６項に記載のデータプロセッサ。 （９）　前記ステアリング手段は。 複数の出力データバスと。 ｍＩ記データレジスタのうち選択されたレジスタの出力
   を前記出力データバスのうち選択されたバスと接続させ
   るための出力結合手段と。 複数の入力データバスと。 ＠１１記データバスのうち選択されたバスな前記出力デ
   ータレジスタのうち選択されたレジスタと接続させるた
   めの入力結合手段と。 前記出力データバスのうち少なくともひとつを前記デー
   タバスと接続させるだめの第１のゲート手段と。 前記入力データバスのうち少なくともひとつを選択的に
   前記データバスと接続させるための第２のゲート手段と
   。 前記入力データバスのうち少なくともひとつを前記出力
   データバスのうち少なくともひとつと選択的に接緒、さ
   せて、これらの間にデータの転送を行なわせるようにし
   た第３のゲート手段とからなり。 前記入力結合手段および出力結合手段、および前記第１
   ．第２および第３のゲート手段は。 前記マイクロコード記憶手段に記憶されたマイクロコー
   ド命令に基いてデータの転送を行ないうるようにしてな
   る特許請求の範囲第６項に記載のデータプロセッサ。 （１０）＠記名手段に加えてさらに、前記データレジス
   タの優先順位を決定してこれらデータレジスタ内におけ
   るデータの相対位置を決定するスタックポインタを有し
   てなる特許請求の範囲第６項に記載のデータプロセッサ
   。 （ＩＩ）前記各手段に加えてさらに、前記データレジス
   タのうち、もっとも優先順位の高いレジスタにデータが
   追加された場合は、該データレジスタのうちもっとも優
   先順位の低いレジスタからデータを受け取るようにした
   複数個のオーバ−フローデータレジスタを右し、前記デ
   ータレジスタの記憶量がその仝客器以下である場合は、
   前記オーバーフローデータレジスタからデータレジスタ
   のうち≠）っとも優先順位の低いレジスタにデータを戻
   すようにしてなる特許請求の範囲第１０項に記載、のデ
   ータプロセッサ。 （１２）　前記各手段に加えてさらに。 前記マイクロコード記憶手段のアドレスと対応するプロ
   グラム命令のリストを記憶し、かつ前記データバスに接
   続されたメモリ手段と。 このメモリ手段をアドレスして前記マイクロコード命令
   のアドレスを前記データバスに供給することにより、一
   連のマイクロコード命令をグループ単位で行なうように
   した手段を有してなる特許請求の範囲第６項に記載のデ
   ータプロセッサ（１３）前記各手段に加えてさらに。 前記ステアリング手段とインターフェースして前記デー
   タレジスタのうち少なくとも２個のレジスタからの出力
   を受け取って演算および論理機能を行なうようにした演
   算論理手段と。 この演算論理手段の出力を前記データバスおよび前記デ
   ータレジスタのうち選択されたレジスタの入力に選択的
   にインターフェースさせるようにした手段とを有してな
   る特許請求の範囲第６項に記載のデータプロセッサ。 Ｃ１４）　マルチプルタスクをオンボートスタンクの１
   サイクル以内で実行するデータ処理用プロセッサにおい
   て。 データおよびプログラム命令を転送するだめのメインデ
   ータバスと。 プログラム命令およびデータをこのデータバスに供給す
   るためのプログラム命令手段と。 並列配置した複数個のデータレジスタと。 これらデータレジスタの優先順位を定めるためのスタッ
   クポインタ手段とからなり、　ｊｉｉｉ記データレジス
   タのすべてが同時ににアドレスされうるようにしたデー
   タ記憶用の後入れ先出しパラメータスタック手段と。 複数個の出力パラメータバスと。 これら出力パラメータバスの各々を選択的に前記データ
   レジスタのうち選釈された１個のレジスタの出力とイン
   ターフェースさせるための第１のインターフェース手段
   と。 複１９４Ｗの入力パラメータバスと。 これら入力パラメータバスの各々を選択的に前記データ
   レジスタのうち選釈された１個のレジスタの入力とイン
   ターフェースさせるための第２のインターフェース手段
   と。 前記出力パラメータバスとインターフェースして前記デ
   ータレジスタのうち遺択されたレジスタの出力に対して
   演算および論理動作を行なう演算論理手段と。 前記演算論理手段・の出力を前記入力パラメータバスの
   ひとつとインターフェースさせることにより、その出力
   が前記データレジスタのうち遭釈された１個のレジスタ
   に記憶されうるようにした第３のインターフェース手段
   と。 前記出力パラメータバスのひとつを前記入力パラメータ
   バスとインターフェースさせることにより、前記データ
   レジスタのひとつに記憶されたデータがこれらデータレ
   ジスタの他のレジスタに直接入力されうるようにした第
   ４のインターフェース手段と。 前記第１．第２．第３および第４のインターフェース手
   段および前記演算論理手段を制御して前記データレジス
   タ内のデータに対して所定のタスクを実行するようにし
   た制御手段と。 この制御手段のためのマイクロコード命令を記憶するた
   めのマイクロコード記憶手段と。 前記データバスとインターフェースしてこれからプログ
   ラム命令を検索するための検索手段とからなり。 前記データバスに覗れたプログラム命令に１ｘ≦答して
   前記命令手段により前記マイクロコード命令手段を制御
   して前記制御手段に所定のマイクロコード命令を出力さ
   せることにより、前記データレジスタに記憶されたデー
   タを前記第１．第２、第３および第４のインターフェー
   ス手段および前記演算論理手段により処理しうるように
   したことを特徴とするデータ処理…プロセンサ。 （１５）　前記スタ・ツクポインタ手段はこれを前記制
   御手段により制御して、ｉ１１記データレジスタのうち
   もっとも優先順位の高いレジスタを決定するアップダウ
   ンカウンタを含んでなる特許請求の範囲第１４項に記載
   のデータ記憶用・ソサ。 （１６）前記演算論理手段は、前記出力パラメータバス
   のうち別々のバスとインターフェースして前記データレ
   ジスタとインターフェースするための第１および＠２の
   入力を有する演算論理ユニ１．ｌトを会み、該演算論理
   ユニットにより前記第１および第２のの入力に入力され
   たデータに対する演算および論理動作を行なうようにし
   てなる特許請求の範囲第１４項に記載のデータプロセッ
   サ。 （１７）前記各手段に加えてさらに、後入れ先出し形式
   のオーバーフロースタックを有し、このオーバーフロー
   スタックに前記データレジスタのうちもっとも優先順位
   の低いレジスタからデータを入力させて、前記パラメー
   タスタックに入力されたデータにより優先順位のもっと
   も低いデータを前−記パラメータスタックから前記オー
   バーフロースタックに転送してこれに記憶させ、また該
   パラメータスタックからデータを除去することにより。 前記オーバーフロースタ・ンク内のデータを前記データ
   レジスタのうち優先順位のもっとも低いレジスタに入力
   するようにしてなる特許請求の範囲第１１項に記載のデ
   ータプロセッサ。 （１８）前記各手段に加えてさらに。 データレジスタからなる後入れ先出し形式のリターンス
   タックと。 前記リターンスタックを前記データバスと選択的にイン
   ターフェースさせることにより、前記データレジスタに
   記憶されたデータが該リターンスタックに記憶されて、
   将来これを検索しうるようにようにしたリターンスタッ
   クインターフェース手段とを有し。 このリターンスタックインターフェース手段を前記制御
   手段により制御するようにしてなる＃許請求の範囲第１
   ４項に記載、のデータプロセッサロ９）前記マイクロコ
   ード記憶手段は読出し専用メモリによりこれをＳ歳、し
   てなる特許請求の範囲第１４項に記載５のデータプロセ
   ・ソサ。 （２０）　前記プログラム命令手段はスレッデッドイン
   タープリティブプロセッサからなり、このスレ・ソデッ
   ドインタープリティブプロセッサは。 それぞれが前記マイクロコード命令手段用の複数のプロ
   グラム命令からなる複数のリストを記（９１−かつ前記
   データバスとインターフェースする記憶手段と。 前記複数のリストの開始詩にこの記憶手段をアドレスす
   る手段と。 各プログラム命令を前記データ）＜スに供給して前記検
   索手段が前記プログラム命令にアクセスしうるようにし
   た手段とからなり。 前記制御手段が先行するタスクを実行中に次の順番の命
   令を前記データバスに供給するようにしてなる特許請求
   の範囲第１４項に記載のデータプロセッサ。 （２１）前記各手段に加えてさらに。 並列配置した複数側のデータレジスタと。 これらデータレジスタの優先順位を定めるだめのシャト
   ースタ・ンクポインタ手段とからなるデータ記憶用のシ
   ャドー後入れ先出しパラメータスタック手段と。 前記第１および第２のインターフェース手段により前記
   出力および入力パラメータバスが選択的に前記パラメー
   タスタック内のデータレジスタにそれぞれ接続されるの
   を禁１卜するとともに。 前記第１および第２ののインターフェース手段により前
   記パラメータバスが前記並列配置のパラメータスタック
   内のデータレジスタにそれぞれ選択的に接続されるのを
   許すようにしたスイッチ手段と。 １１１記制御手段に入力したマイクロコード命令に応答
   して前記スイッチ手段を定期的に動作させることにより
   前記パラメータスタックの動作を中断させるとともに、
   前記制御手段に入力されたマイクロコード命令に応答し
   て前記並列配置のパラメータスタックが動作しうるよう
   に干ることにより、前記並列配置のパラメータパス・ン
   クが前記パラメータスタックにおけるプログラムの動作
   と並行してまったく異なるプログラムで動作するように
   したタイミング手段とを布中るようにしてなる特許請求
   の範囲第１４項に記載のデータプロセ・ソサ。 （２２）　データおよびプログラム命令を転送するだめ
   のデータバスと、 このデータバスにプログラム命令を供給するためのプロ
   グラム手段と、 データ記憶用のデータレジスタを複数個有し、これらデ
   ータレジスタの各々を同時にアドレスしうるようにして
   前記複数個のデータレジスタにデータを入力し、また該
   レジスタからデータを出力させるようにした後入れ先出
   しデータスタックと、 入力したデータに対して演算および論理動作を行なうだ
   めの演算論理手段と、 前記データレジスタのうち選択された１個のレジスタか
   ら前記演算論理手段の一方の入力にデータを転送するだ
   めの第１のバス手段と、前記データレジスタのうち選択
   された１個のレジスタから前記演算論理手段の他方の入
   力にデータを転送するだめの第２のバス手段と、前記演
   算論理手段の出力を前記データレジスタのうち選択され
   た１個のレジスタもしくは前記データバスに転送する第
   ３のパス手段と、前記第２の出力バス手段から前記デー
   タレジスタのうち逆折された１個のレジスタにデータを
   転送する第４のバス手段と、 マイクロコード命令を記憶して前記＠ｌ。 第２、第３および第４のバス手段および前記演算論理手
   段を制御する制御手段と、 前記マイクロコード記憶手段をアドレスして該記憶手段
   に記憶されたマイクロコード命令のうち選択されたマイ
   クロコード命令を出力し、前記プログラム手段により前
   記バスに供給されたプログラム命令に応答するアドレス
   手段と、前記アドレス手段により選択されたマイクロコ
   ード命令に応答して前記第１、第２、第３および第４の
   バス手段および前記演算論理手段におけるデータのｊ（
   ｆれを制御することにより、前記データスタ・ツク内の
   前記データレジスタに記憶されているデータを同時に処
   理して前記演算論理手段により処理されうるようにする
   制御手段とからなることを蒔黴とオるスレッデッドイン
   タープリティブプロセッサ。 （’；！　３　）−ｔｆｉｉ記ロータリースタック内の
   前記データレジスタにはそれぞれ優先順位が定められて
   いるとともに、複数個のデータレジスタからなる後入れ
   先出しオーバーフロースタックを有し、この後入れ先出
   しオーバーフロースタックに前記ロータリースタックか
   らのオーバーフローを入力させることにより、該ロータ
   リースタック内におけるもっとも優先順位の低いデータ
   レジスタが、前記オーバーフロースタックにオーバーフ
   ローするようにしてなる特許請求の範囲第２２項に記載
   のスレッデッドインタープリティブプロセッサ。 （２４）　前記各手段に加えてさらに、自らの選択され
   た記憶場所に前記マイクロコードアドレスの複数のリス
   トを記憶するためのマイクロコードアドレス記憶手段と
   、 前記マイクロコードアドレス記憶手段に記憶された選択
   マイクロコードアドレスを、前記プログラム手段により
   前記データバスに供給されたマイクロコード命令に応答
   してアドレスする手段と、 前記マイクロコードアドレス記憶手段に記憶された前記
   リストのうち１個のリストを選択するための手段と、 前記アドレス手段を制御して前記リストのうちから選択
   されたリストのマイクロコードアドレスを出力すること
   により、各マイクロコードアドレスによって前記制御手
   段が前記データスター。 り内のデータを処理するようにする手段とを有してなる
   特許請求の範囲第２２項に記載のスレッデウドインター
   プリティブプロセッサ。 （２５）前記各手段に加えてさらに、同面にアドレス可
   能とした複数個のデータ記憶用データレジスタからなる
   後入れ先出し形式の２１次データスタックを有し、 前記第１のバス手段は、前記２次データスタック内のデ
   ータレジスタのうち選択された１個のレジスタから前記
   演算論理手段の一方の入力にデータを転送する機能をも
   ち。 前記第２のバス手段は、前記２次データスク・ツク内の
   データレジスタのうち選キＲされた１個のレジスタから
   前記演算論理手段の他方の入力にデータを転送する機能
   をもち、 前記第３のバス手段は、前記演算論理手段の出力を前記
   ２次データスタック内のデータレジスタのうち選択され
   た１個のレジスタもしくは前記データバスに転送する機
   能をもち、 前記第４のバス手段は、前記第２の出力バス手段から前
   記２次データスタック内のデータレジスタのうち選択さ
   れた１個のレジスタにデータを転送する機能をもち、 前記各手段に加えてさらに、 前記２次データスタックを動作させるだめの２次制御手
   段と。 前記マイクロコード記憶手段をアドレスしてこれに記憶
   されたマイクロコード命令のうち選択されたマイクロコ
   ード命令を出力するとともに、前記プログラム手段から
   前記データバスに供給されたプログラム命令に応答する
   ようにした２次アドレス手段と、 前記２次制御手段を定期的に動作状態とするとともに、
   該制御手段を非動作状態として前記２次データスタック
   内のデータレジスタ手段に記憶されたデータが前記第１
   、第２、第３および第４のバス手段および前記演算論理
   手段により処理されうるようにすることにより、前記２
   次データスタック内において前記１次データスタックに
   おけるデータ処理と並行してデータの処理が行なわれる
   ようにしてなる特許請求の範囲第２２項に記載のスレッ
   デッドインタープリテイブプロセ、ンサ。 ’（２Ｂ）データおよびプログラム命令を転送ためのデ
   ータバスと、 複斂個のデータ記憶用１次データレジスタからなり、こ
   れらデータレジスタを回部にアドレス可能としてこれに
   データをスカしたり、あるいはこれからデータを検索し
   たりしうるようにした後入れ先出し形式の１次データス
   タ・ンク手段と、入力データに対して演算および論理動
   作を行なうようにした２人力ｌ出力の演算論理ユニツト
   と、 前記１次データレジスタのひとつからデータを撰釈して
   前記演算論理ユニットの一方の入力に供給するだめの第
   １のインターフェース／′ｓ４択手段と、 前記１次データレジスタのひとつからデータを選択して
   前記演算論理ユニットの他方の入力に供給するだめの第
   ２のインターフェース／選択手段と、 前記１次データレジスタのひとつもしくは前記データバ
   スからデータを選択して、前記演算論理ユニットにより
   出力されたデータを前記１次データレジスタのうち前記
   選択された１個のレジスタもしくは前記データバスに転
   送するための第３のインターフェース／選択手段と、 ■１記１次データレジスタのひとつを７択して、前記第
   ２のインターフェース／選択手段からのデータを前記１
   次データレジスタのうち前記選択された１情のレジスタ
   に転送するための第４のインターフェース／選択手段と
   １、 前記第１．第２、第３および第４のインターフェース／
   選択手段のよび前記演算論理ユニットの動作をマイクロ
   コード命令に応答して制御することにより、前記１次デ
   ータレジスタに記憶されたデータを処理しうるようにす
   る制御手段と、自らの所定の記憶場所にマイクロコード
   命令を記憶するための読出し専用メモリと、この読出し
   専用メモリの所定の記憶場所をアドレスして前記マイク
   ロコード命令のうちいくつかを検索し、また前記データ
   バスとインターフェースする第１のアドレス手段と、 前記読出し専用メモリのアドレスを記憶し前記データバ
   スとインターフェースする記憶手段と、 プログラム信号を前記データバスに供給するためのプロ
   グラム手段と、 前記プログラム手段から前記データバスに供給されたプ
   ログラム信号に応答して前記記憶手段をアドレスするだ
   めの第２のアドレス手段とからなり。 この第２のアドレス手段により＋ｉｔ記記憶手段が−ｄ
   （のヤイクロコードアドレスを前記データバスに供給し
   て前記第１のアドレス手段により検索することにより、
   前記マイクロコード命令のうもひとつを選択して前記制
   御のための命令とすることにより、前記第１、第２、第
   ３および第４のインターフェース／選択手段および前記
   演算論理ユニットを制御して前記１次データレジスタに
   記憶されたデータを処理するようにしたことを特徴とす
   るスレッデッドインタープリティブプロセッサ。 （２７）前記記憶手段はマイクロコードアドレスを記憶
   するための読出し専用メモリを含んでなる特許請求の範
   囲第２６項に記載のスレッデッドインターブリティブプ
   ロセンサ。 （２８）　前記１次データスタック内の前記データレジ
   スタには優先順位が定められるとともに、後入れ先出し
   形式のオーバーフロースタックを設けて、　１ｔｉｊ記
   １次データスタックにデータが追加された場合には該１
   次データスタックのデータレジスタのうちもっとも優先
   順位の低いレジスタの記憶内容を該オーツへ一フロース
   タックに入力させるようにしてなる特許請求の範囲第２
   ６項に記載のスレツブ・ンドインタープリティブプロセ
   ッサ。 （２８）　前記各手段に加えてさらに、複数個のデータ
   記憶用データレジスタからなる後入れ先出し形式のリタ
   ーンスタックと、このリターンスタ・ツクを前記入出力
   バスとインターフェースさせるだめのインターフェース
   手段を有し、 このインターフェース手段を前記制御手段により制御す
   ることにより、該制御手段に入力したマイクロコード命
   令に応答して前記リターンスタックにデータが記憶され
   うるようにしてなる特許請求の篩、間第２６項に記載の
   スレッデッドインタープリティブプロセッサ。 （３０）前記各手段に加えてさらに。 複数個のデータ記憶用データレジスタからなる２次デー
   タスタックと、 前記第１、第２、第３および第４のインターフェース／
   選択手段に前記１次データスタックのデータレジスタを
   ！釈することを禁１卜するだめのインターフェース／接
   続手段とを有し、このインターフェース／接続手段は、
   前記マイクロコード命令のひとつに某いて前記制御手段
   による制御のもとに、前記第１、第２、第３および第４
   のインターフェース／選択手段が前記１次データスタッ
   クからデータレジスタを選択しうるようにし。 さらに前記インターフェース／接続手段が定期的に前記
   ２次データスタックを前記第１、第２、第３および第４
   のインターフェース／選択手段と接続しうるように該イ
   ンターフェース／接続手段を制御するようにしたタイミ
   ング手段を設けて、前記記憶手段によりアドレスされた
   独立したマイクロコード命令シーケンスが並列に生成さ
   れて前記１次データスタック内のデータを処理するよう
   にしてなる特許請求の範囲第２６項に記載のスレッデッ
   ドインタープリティブプロセッサ。 （３１）　データレジスタにデータを記憶させて、すべ
   てのデータレジスタのデータを同時にアドレス可能とす
   ることにより、１側以トのデータレジスタに同時にデー
   タを入力し、あるいは１個以上のデータレジスタから同
   時にデータを出方させたりたりしうるようにし。 記憶媒体の所定の記憶場所にマイクロコード命令を記憶
   させ、 この記憶媒体内の選択された記憶場所をアドレスするこ
   とにより、１個のマイクロコード命令を検索し、 前記データレジスタのうち選択されたレジスタからデー
   タを選択し、 前記マイクロコード命令に基いて該遣釈されたデータに
   対して演算または論理動作を行ないこの演算または論理
   動作の結果を外部の記憶場所に転送し、あるいはこれを
   前記データレジスタのうち選択された１個のレジスタに
   戻し、Ｉ−記データの遭釈と、前記演算論理動作とは、
   これを同時に遂行するようにしたことを特徴とするデー
   タ処理方法。 （３２）　さらに前記データレジスタファイルからのオ
   ーバーフローを後入れ先出しデータレジスタに記憶させ
   てなる特許請求の範囲第３１項に記載のデータ処理方法
   。 （３３）　さらに前記マイクロコード命令のアドレスを
   所定のグループに分けて記憶させ、 これらグループのうち選択されたグループをアクセスす
   ることにより、前記アドレス動作のだめのマイクロコー
   ド命令のアドレスとして用いることとした特許請求の範
   囲第３１項に記載のデータ処理方法。 （３４）前記データレジスタはこれを、複数個のデータ
   レジスタからなり、かつこれらデータレジスタの各々に
   優先順位を定めた後入れ先出しデータスタックとして構
   成してなる特許請求の範囲第３１項に記載のデータ処理
   方法。 （３５）　さらに後入れ先出し形式の２次データスタ・
   ツクファイルにデータを記憶させて、この２次データレ
   ジスタファイル内のすべてのデータレジスタのデータを
   同時にアドレス可能とすることにより、１側以トのデー
   タレジスタに同時にデータを入力し、あるいは１偏置−
   Ｌのデータレジスタから同時にデータを出力させたりた
   りしうるようにしこれらデータレジスタに記憶されたデ
   ータの選択および転送動作を定期的に中断させ、前記２
   次データレジスタファイル内のデータレジスタのうち選
   択された１個のレジスタからデータを選択し、 かくて選択されたデータに対して演算または論理動作を
   行ない、 この演算または論理動作の結果を外部の記憶場所ゆ転送
   し、あるいは前記２次データレジスタファイル内の選択
   されたデータレジスタに戻し前記２次データレジスタフ
   ァイルについて行なう前記データの選択と、前記週釈さ
   れたデータに対して行なう演算または論理動作とは、こ
   れを同時に遂行することとし、 さらに、前記２攻データレジスタフアイルについて行な
   う前記データの選択と、前記演算論理動作と、その結果
   の転送を反復することによりマイクロコード命令を実行
   中るのに用いる独立したデータセットを前記２次データ
   レジスタファイルから得るようにしてなる特許請求の範
   囲第３１項に記載のデータ処理方法。 （３Ｂ）　１次データレジスタファイルに第１のデータ
   セットを記憶させて、これらのデータを同時にアドレス
   可能とすることにより、１偏置トのデータレジスタに同
   時にデータを入力し、あるいは１個以上のデータレジス
   タから同時にデータを出力させたりたりしうるようにし
   。 第１の記憶媒体の所定の記憶場所にマイクロコード命令
   を記憶させ、 第２の記憶媒体の所定の記憶場所にマイクロコード命令
   のアドレスを記憶させて、これら命令アドレスを複数の
   グループに配列し、各グループが所定のマイクロコード
   命令配列を有するようにし、 これらマイクロコード命令アドレスのグループのうち選
   択された１グループをアクセスしてこれらを順次データ
   バスに出力し、 該データ／ヘスに出力されたアドレスにおけるマイクロ
   コード命令を実行し、この場合該マイクロコード命令の
   実行は、 前記データバスからのマイクロコード 命令を検索し、 かくて検索されたアドレスにおけるマ イクロコード命令をアドレスし、 前記１次データレジスタファイル内の レジスタのうち選択されたレジスタからのデータを、ア
   ドレスされたマイクロコード命令に基いてアクセスし、 この前記マイクロコード命令にノＸいて該選択されたデ
   ータに対して演算または論理動作を行ない、 この演算または論理動作の結果を、ア ドレスされたマイクロコード命令に基いて、前記データ
   バスに転送して外部の記憶場所に記憶させ、あるいはこ
   れを前記１次データレジスタファイル内の前記データレ
   ジスタのうち清枳された１債のレジスタに戻し、 ト記アドレス動作と、前記アクセス動作とｉ釈されたデ
   ータに対する前記演算論理動作とはこれを同時に遂行す
   ることとして前記マイクロコード命令を実行し、 さらに前記マイクロコード命令の実行と同時に、マイク
   ロコード命令アドレスのグループのうち選択されたグル
   ープの次のＩＩＩｊｉ次アドレスを前記データバスに入
   力させるようにしたことを特徴とするデータ処理方法。 （３７）　前記マイクロコード命令アドレスを記憶させ
   るに当っては、読出し専用メモリを用いてこれに記憶さ
   せるようにしてなる特許請求の範囲第３６項に記載のデ
   ータ処理方法。 （３８）　２次データレジスタファイルにデータを記憶
   させて、これらのデータを同時にアドレス可能とするこ
   とにより、１個以上のデータレジスタに同時にデータを
   入力し、あるいは１装置りのデータレジスタ、から同時
   にデータを出力させたりしうるようにし、 前記１次データレジスタファイルについてマイクロコー
   ド命令の実行を中断させ、前記第２の記憶媒体からのマ
   イクロコード命令アト゛レスのグループのうち選択され
   たグループをアクセスして該アドレスを定期的に前記デ
   ータバスに順次供給し、 該データバスに出力されたアドレスにおけるマイクロコ
   ード命令を実行し、この場合該マイクロコード命令の実
   行は、 前記データバスからのアドレスを検索 し、 かくて検索されたアドレスにおけるマ イクロコード命令をアドレスし、 前記２次データレジスタファイル内の レジスタのうち選択されたレジスタからのデータをアク
   セスし、 該選択されたデータに対して演算また は論理動作を行ない、 この演算または論理動作の結果を、前 記データバスに転送して適宜の記憶媒体に記憶させ、あ
   るいはこれを前記２′＆データレジスタフアイル内の前
   記データレジスタのうち逆折されたレジスタに戻し、 Ｌ記選択動作と前記演算論理動作とはこれを同時に遂行
   することとして前記マイクロコード命令を実行し、 しかる後、前記１次データレジスタファイル内のマイク
   ロコード命令の実行に戻るようにしてなる特許請求の範
   囲第３６項に記載のデータ処理方法。