JPS5833572B2 - 情報処理方式 - Google Patents

情報処理方式

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JPS5833572B2
JPS5833572B2 JP52125778A JP12577877A JPS5833572B2 JP S5833572 B2 JPS5833572 B2 JP S5833572B2 JP 52125778 A JP52125778 A JP 52125778A JP 12577877 A JP12577877 A JP 12577877A JP S5833572 B2 JPS5833572 B2 JP S5833572B2
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JP
Japan
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flag
zero
bit slice
information processing
processing method
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JP52125778A
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徳光 中村
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 本発明は情報処理方式、具体的には演算状態によりチッ
プ単位毎のフラグを制御するフラグ制御方式に関する。
一般にビットスライスの演算処理装置（以下単にＡＬＵ
という）チップを２個以上接続して使用する場合のフラ
グ制御において、ＡＬＵチップの最上位より発生するＦ
ＬＧ（キャリー、サイン、オーバーフロー等）のみを制
御していた。
従ってその時々の演算状態に応じた制御等柔軟性のある
処理はできるわけがなく効率が悪かった。
本発明は上記欠点に鑑みてなされたものであり、ビット
スライスのＡＬＵチップを２個以上接続して使用する場
合に、その時の演算状態によりチップ単位毎のフラグを
制御できる様にした柔軟性のある情報処理方式を提供す
ることを目的とする。
以下、図面を用いて本発明につき詳細に説明するＯ 第１図は本発明による装置の実施例を示したものである
。
図において、１〜４は４ビツトスライスのＡＬＵであり
、ＡＬＵｌはビット０〜３、ＡＬＵ２はビット４〜７、
ＡＬＵ３はビット８〜１１、ＡＬＵ４はビット１２〜１
５の演算を担当する。
又、５はＡＬＵＩ〜４間のキャリーフラグをコントロー
ルするキャリージェネレータＣＧである。
又６は前記ＡＬＵ１〜４Ｉのそれぞれから発生するフラ
グをセレクトするマルチプレクサＭＵＸ。
７はフラグをラッチするフラグレジスタＦＲ，８はこの
フラグレジスタ７のキャリーフラグ（Ｃｎ＋４）により
ＡＬＵｌのキャリーインプットをコントロールするアン
ドゲートである。
第２図は第１図におけるマルチプレクサＭＵＸ６・、フ
ラグレジスタＦＲ７周辺の詳細図である。
以下、本発明の動作につき詳細に説明する。
第１図におけるＡＬＵ１〜４ならびにキャリージェネレ
ータＣＧ５１はビットスライスのＡＣＵを組む際の一般
的な回路である為、詳細な説明は省略する。
第１図において、演算の結果発生するフラグにはキャリ
ー（Ｃｎ＋４）、オーバーフロー（ＯＶＲ）、サイン（
ＳＩＮ）、ゼロ（ＺＥＲＯ）等があり、ＡＬＵの各ビッ
トスライス毎に発生する。
これら各ビットスライス毎のフラグ信号はマルチプレク
サＭＵＸ６゛に供給され、ＦＬＧ ５ＥＬＥＣＴ信号
により指定されたＡＬＴ１１〜４から発生するフラグを
フラグレジスタＦＲ７へ供給し、フラグレジスタＦＲ７
はそれをクロック信号によりラッチする。
尚、ＺＥＲＯフラグに関しては第２図に示す様にＡＬＵ
ｌｌのＺＥＲＯ信号、ＡＬＵ１’のＺＥＲＯとＡＬＵ２
のＺＥＲＯ信号がアンドゲート１」を通った信号、ＡＬ
Ｕ１〜３１の各ＺＥＲＯがアンドゲート１」を通った信
号及びＡＬＵ１〜４）の各ＺＥＲＯがアンドゲート１」
を通った信号がマルチプレクサＭ Ｕ Ｘ（６）に供給
される。
これにより、ＡＬＵｌのフラグが指定されている場合に
はＡＬＵｌから発生するフラグがフラグレジスタＦＲ７
・へ供給され、ＡＬＵ２のフラグが指定された場合には
ＡＬＵ２１から発生するＣｎ＋４、ＯＶＲ，Ｓ ｌＮ７
７グとＡＬＵｌとＡＬＵ２から発生するＺＥＲＯフラグ
のアンド信号（これはＡＬＵｌとＡＬＵ２’の演算結果
が両方ともゼロであることを示す）がフラグレジスタＦ
Ｒ７へ供給される。
ＡＬＵ３のフラグが指定されている場合はＺＥＲＣＭ：
除＜ＡＬＵ３’のフラグとＡＬＵＩ〜３・のＺＥＲＯフ
ラグのアンド信号が、ＡＬＵ４のフラグが指定されてい
る場合にはＺＥＲＯを除＜ＡＬＵ４のフラグとＡＬＵＩ
〜４゛のＺＥＲＯフラグのアンド信号がフラグレジスタ
ＦＲγへ供給される。
ラッチされたフラグデータはテスト命令等のテストデー
タ及びバスデータとして使われる。
又、キャリーフラグはアンドゲート８によりコントロー
ルされ、ＡＬＵｌのキャリーイン（Ｃｎ）へ供給される
。
以−ヒ説明の如く、本発明により、ビットスライスのＡ
ＬＵを使用した場合、例えば４ビツトスライスのＡＬＵ
を４個使用した場合には４ビツト演算、８ビツト演算、
１２ビツト演算、１６ビツト演算を命令毎に容易に切換
えて使用することができるものであり、その時の演算状
態によりチップ単位毎のフラグを制御することができる
ものである。
【図面の簡単な説明】
第１図は本発明における実施例、第２図は第１図におけ
るマルチプレクサとフラグレジスタ周辺の詳細ブロツ多
図である。 １〜４・・・・・・ビットスライス型ＡＬＵ、５・・・
・・・キャリージェネレータＣＧ、６・・・・・・マル
チプレクサＭＵＸ１７°・・・・・フラグレジスタＦＲ
，８，１１・・・・・・アンドゲート。

Claims (1)

    【特許請求の範囲】
  1. １ ビットスライスの演算処理装置を複数個組みあわせ
    て使用する装置において、各ビットスライス毎に発生す
    るフラグを処理の目的に応じて選択し、フラグレジスタ
    へ供給して、演算状態によりチップ単位毎のフラグ制御
    を行うことを特徴とする情報処理方式。
JP52125778A 1977-10-21 1977-10-21 情報処理方式 Expired JPS5833572B2 (ja)

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JP52125778A JPS5833572B2 (ja) 1977-10-21 1977-10-21 情報処理方式
FR7830091A FR2406852B1 (fr) 1977-10-21 1978-10-23 Processeur de signaux d'informations
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GB7841639A GB2007886B (en) 1977-10-21 1978-10-23 Information processor
DE2846117A DE2846117C2 (de) 1977-10-21 1978-10-23 Datenprozessor

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JPS5459845A JPS5459845A (en) 1979-05-14
JPS5833572B2 true JPS5833572B2 (ja) 1983-07-20

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DE (1) DE2846117C2 (ja)
FR (1) FR2406852B1 (ja)
GB (1) GB2007886B (ja)

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