JPS60217655A - 半導体保護集積回路 - Google Patents
半導体保護集積回路Info
- Publication number
- JPS60217655A JPS60217655A JP59073461A JP7346184A JPS60217655A JP S60217655 A JPS60217655 A JP S60217655A JP 59073461 A JP59073461 A JP 59073461A JP 7346184 A JP7346184 A JP 7346184A JP S60217655 A JPS60217655 A JP S60217655A
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- input
- conductivity type
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、外部接続端子（入出力端子）に加わる電気的
衝撃から、半導体集積回路の破壊を防ぐ（以下、サージ
対策と呼ぶ）半導体保護回路に関するものである。
衝撃から、半導体集積回路の破壊を防ぐ（以下、サージ
対策と呼ぶ）半導体保護回路に関するものである。
従来例の構成とその問題点
従来のサージ対策の例として、ＩＣ入出力端子と電源端
子との間に、正電位印加時対策用サージダイオードを接
続し、ＩＣ入出力端子と、Ｐ型基板との間に、負電位印
加時対策用サージダイオードを接続したものがある。
子との間に、正電位印加時対策用サージダイオードを接
続し、ＩＣ入出力端子と、Ｐ型基板との間に、負電位印
加時対策用サージダイオードを接続したものがある。
かかるサージ対策は、第１図に示すように、正電位印加
時対策用サージダイオード１、負電位印加時対策用サー
ジダイオード２の直列接続により構成され、３，４．は
、それぞれ、正・負の電源端子、６は、入出力端子であ
る。これを半導体基板内に形成した例として、負電位印
加時対策用サージダイオード２の断面構造を第２図に、
正電位印加時対策用サージダイオード１の断面構造を、
第３図に示す。
時対策用サージダイオード１、負電位印加時対策用サー
ジダイオード２の直列接続により構成され、３，４．は
、それぞれ、正・負の電源端子、６は、入出力端子であ
る。これを半導体基板内に形成した例として、負電位印
加時対策用サージダイオード２の断面構造を第２図に、
正電位印加時対策用サージダイオード１の断面構造を、
第３図に示す。
負電位印加時対策用サージダイオード１の断面構造は、
Ｐ型基板６上のＮ型エピタキシャル層７を有し、分離用
Ｐ型拡散層８で囲まれた領域内に、Ｎ型拡散層９を形成
し、このＮ型拡散層９に、ＩＣ外部接続端子５を接続し
た構成となっており、Ｐ型基板６、及び分離用Ｐ型拡散
層８は、接地されている。
Ｐ型基板６上のＮ型エピタキシャル層７を有し、分離用
Ｐ型拡散層８で囲まれた領域内に、Ｎ型拡散層９を形成
し、このＮ型拡散層９に、ＩＣ外部接続端子５を接続し
た構成となっており、Ｐ型基板６、及び分離用Ｐ型拡散
層８は、接地されている。
正電位印加時対策用サージダイオード１の断面構造は、
Ｐ型基板１１上に形成されたＮ型エピタキシャル層１２
と、同エピタキシャル層１２を囲む、分離用Ｐ型拡散層
１３、及びＰ型拡散層１４、Ｎ型拡散層１６と、それら
両波散層１４．１５上の、ＩＣ入出力端子６、電源端子
３から、構成されており、Ｐ型基板１１、及び、分離用
Ｐ型拡散層１３は、接地されている。
Ｐ型基板１１上に形成されたＮ型エピタキシャル層１２
と、同エピタキシャル層１２を囲む、分離用Ｐ型拡散層
１３、及びＰ型拡散層１４、Ｎ型拡散層１６と、それら
両波散層１４．１５上の、ＩＣ入出力端子６、電源端子
３から、構成されており、Ｐ型基板１１、及び、分離用
Ｐ型拡散層１３は、接地されている。
このようなサージ対策において、例えば、ＩＣの入出力
端子を、電源端子より高い電圧にして使用する場合、サ
ージダイオード１を通して、電流が流れ、入出力端子の
電圧範囲が狭くなるという問題があった。
端子を、電源端子より高い電圧にして使用する場合、サ
ージダイオード１を通して、電流が流れ、入出力端子の
電圧範囲が狭くなるという問題があった。
従来、負電位印加時対策用サージダイオードのみで構成
したものもあった。この例は、第４図に示すように、Ｉ
Ｃ入出力端子６と、接地端子４との間に負電位印加時対
策用サージダイオード２を接続することによって構成さ
れている。この断面構造は、負電位印加時対策用サージ
ダイオード（第２図）と同じ構造である。
したものもあった。この例は、第４図に示すように、Ｉ
Ｃ入出力端子６と、接地端子４との間に負電位印加時対
策用サージダイオード２を接続することによって構成さ
れている。この断面構造は、負電位印加時対策用サージ
ダイオード（第２図）と同じ構造である。
このサージ対策では、正電位の電気的衝撃が加わった場
合に、ＩＣ入出力端子−接地端子間の耐圧が減少する。
合に、ＩＣ入出力端子−接地端子間の耐圧が減少する。
即ち、正電位の電気的衝撃に対しては、第４図のダイオ
ード２にブレイクダウン電流が流れるため、その後、サ
ージダイオード２の電気的特性（Ｐ−Ｎ接合の電気的特
性）が、変化するという問題が生ずるため、十分な解決
が、図れない。
ード２にブレイクダウン電流が流れるため、その後、サ
ージダイオード２の電気的特性（Ｐ−Ｎ接合の電気的特
性）が、変化するという問題が生ずるため、十分な解決
が、図れない。
発明の目的
本発明は、半導体集積回路の外部接続端子に電気的衝撃
が加わった場合、半導体集積回路を保護することのでき
る集積回路構成を提供するものである。
が加わった場合、半導体集積回路を保護することのでき
る集積回路構成を提供するものである。
発明の構成
本発明は、要約するに、−導電型半導体基板上に逆導電
型エピタキシャル層を有し、前記逆導電型エピタキシャ
ル層を一導電型分離領域で囲んで区分し、前記区分内に
複数の一導電型第１領域を分割配設し、かつ、前記−導
電型第１領域の一領域内に逆導電型第２領域を形成して
、残シの前記第１領域および前記第１領域中の第２領域
を、それぞれ、出力端子および入力端子に結合した構成
の半導体保護集積回路であり、これにより、正負両方の
電気的衝撃入力から半導体集積回路機能部を保護し得る
とともに、入出力端子の使用電圧範囲の拡大にも有効に
寄与する。
型エピタキシャル層を有し、前記逆導電型エピタキシャ
ル層を一導電型分離領域で囲んで区分し、前記区分内に
複数の一導電型第１領域を分割配設し、かつ、前記−導
電型第１領域の一領域内に逆導電型第２領域を形成して
、残シの前記第１領域および前記第１領域中の第２領域
を、それぞれ、出力端子および入力端子に結合した構成
の半導体保護集積回路であり、これにより、正負両方の
電気的衝撃入力から半導体集積回路機能部を保護し得る
とともに、入出力端子の使用電圧範囲の拡大にも有効に
寄与する。
実施例の説明
本発明は、第５図に示すように、ＩＣ入出力端子５と、
接地端子４の間に、トランジスタ１を、接続した構成で
ある。第６図にその断面図を示す。
接地端子４の間に、トランジスタ１を、接続した構成で
ある。第６図にその断面図を示す。
Ｐ型基板２３上に、Ｎ型埋込層２６を介して、Ｎ型エピ
タキシャル層２４を形成する。続いて、Ｐ型分離拡散層
２６でこのエピタキシャル層を囲みこの囲まれた領域内
に、Ｐ型拡散層２８、および同Ｐ型拡散層２８とエピタ
キシャル層２４上に、それぞれ、Ｎ型拡散層２７．２９
を形成し、続いて接地端子４、およびＩＣ入出力端子５
をそれぞれ形成する。
タキシャル層２４を形成する。続いて、Ｐ型分離拡散層
２６でこのエピタキシャル層を囲みこの囲まれた領域内
に、Ｐ型拡散層２８、および同Ｐ型拡散層２８とエピタ
キシャル層２４上に、それぞれ、Ｎ型拡散層２７．２９
を形成し、続いて接地端子４、およびＩＣ入出力端子５
をそれぞれ形成する。
本実施例においては、正電位の一電気的衝撃が、加わっ
た場合、トランジスタ２１に流れるブレイクダウン電流
により、ＩＣ入出力端子５から、接地端子４に電流を流
すことによって、ＩＣ内部回路を保護している。
た場合、トランジスタ２１に流れるブレイクダウン電流
により、ＩＣ入出力端子５から、接地端子４に電流を流
すことによって、ＩＣ内部回路を保護している。
第６図に示す構成において、正電位の電気的衝撃におけ
る電流の流れについて、以下に説明する。
る電流の流れについて、以下に説明する。
ＩＣの入出力端子６の電圧が、トランジスタ２１のブレ
イクダウン電圧（ＢｖｃＥｏ）以上になると、Ｎ型エピ
タキシャル層２４と、Ｐ型拡散層２８の接合で、ブレイ
クダウンがおこり、電流は、ＩＣ入出力端子６から、Ｎ
型拡散層２９に入り、Ｎ型エピタキシャル層２４、Ｐ型
拡散層２８および、Ｎ型拡散層２７を通って、接地端子
に流れ込む。
イクダウン電圧（ＢｖｃＥｏ）以上になると、Ｎ型エピ
タキシャル層２４と、Ｐ型拡散層２８の接合で、ブレイ
クダウンがおこり、電流は、ＩＣ入出力端子６から、Ｎ
型拡散層２９に入り、Ｎ型エピタキシャル層２４、Ｐ型
拡散層２８および、Ｎ型拡散層２７を通って、接地端子
に流れ込む。
この際、Ｎ型エピタキシャル層２４とＰ型拡散層２８の
接合で生ずるブレイクダウンは、バルク内でおこり、又
、ベース開放時のエミッターコレクタ間耐圧（ＢｖＣＥ
Ｏ）は、低く、電気的衝撃が加わった場合の接合にかか
るエネルギーは、低いので、電気的衝撃が加わった後で
も、ＰＮ接合の電気的特性は変化しない。
接合で生ずるブレイクダウンは、バルク内でおこり、又
、ベース開放時のエミッターコレクタ間耐圧（ＢｖＣＥ
Ｏ）は、低く、電気的衝撃が加わった場合の接合にかか
るエネルギーは、低いので、電気的衝撃が加わった後で
も、ＰＮ接合の電気的特性は変化しない。
なお、この実施例においては、分離用Ｐ型絶縁層２５と
Ｎ型エピタキシャル層２４の接合の耐圧、Ｐ型基板２３
と、Ｎ型埋込層２６の接合の耐圧は、ＢＶｃＥｏより、
高く設定しである。
Ｎ型エピタキシャル層２４の接合の耐圧、Ｐ型基板２３
と、Ｎ型埋込層２６の接合の耐圧は、ＢＶｃＥｏより、
高く設定しである。
第６図において負電位の電気的衝撃が加わった場合の、
電流の流れを以下に示す。
電流の流れを以下に示す。
ＩＣ入出力端子５に印加される電圧が、接地端子電位以
下の電圧になると、電流は、Ｐ型基板２３から、Ｎ型埋
込層２６、Ｎ型エピタキシャル層２４、およびＮ型拡散
層２９を、とおり、ＩＣ入出力端子６にぬける。壕だ、
同時に、Ｐ型基板２３から、分離用Ｐ型拡散層２５、Ｎ
型エピタキシャル層２４および、Ｎ型拡散層２９をとお
り、ＩＣ入出力端子６に、ぬける。逆に、ＩＣ入出力端
子６が、電源端子３より、高い電位になった場合でも、
ＩＣ入出力端子６から、電源端子３に電流が流れ込むこ
とはない。従って、ＩＣ入出力端子に印加することがで
きる電圧の範囲は、狭くならない。
下の電圧になると、電流は、Ｐ型基板２３から、Ｎ型埋
込層２６、Ｎ型エピタキシャル層２４、およびＮ型拡散
層２９を、とおり、ＩＣ入出力端子６にぬける。壕だ、
同時に、Ｐ型基板２３から、分離用Ｐ型拡散層２５、Ｎ
型エピタキシャル層２４および、Ｎ型拡散層２９をとお
り、ＩＣ入出力端子６に、ぬける。逆に、ＩＣ入出力端
子６が、電源端子３より、高い電位になった場合でも、
ＩＣ入出力端子６から、電源端子３に電流が流れ込むこ
とはない。従って、ＩＣ入出力端子に印加することがで
きる電圧の範囲は、狭くならない。
発明の効果
以上よ−シ、明らかなように、本発明により、電気的衝
撃が、半導体集積回路の入出力端子に、加わった場合、
半導体集積回路を、電気的衝撃から保護することができ
るので、ＩＣの入出力端子を電源端子より高い電圧にし
て使用する場合でも、ＩＣ入出力端子の電圧範囲が狭く
なることはない。
撃が、半導体集積回路の入出力端子に、加わった場合、
半導体集積回路を、電気的衝撃から保護することができ
るので、ＩＣの入出力端子を電源端子より高い電圧にし
て使用する場合でも、ＩＣ入出力端子の電圧範囲が狭く
なることはない。
また、正電位の電気的衝撃が、加わった後でも、ＩＣ入
出力端子−接地端子間の耐圧は減少しない。
出力端子−接地端子間の耐圧は減少しない。
尚、第６図の半導体基板２３上の埋込層２６を省略して
も、特性上、大きな弱点とならない。
も、特性上、大きな弱点とならない。
第１図は、従来例のサージ対策における回路図、第２図
は、従来例のサージ対策における負電位印加時対策用サ
ージダイオードの断面図、第３図は、従来例のサージ対
策における正電位印加時対策用サージダイオードの断面
図、第４図は、従来例のサージ対策における回路図、第
６図は、本発明のサージ対策における回路図、第６図は
、本発明のサージ対策における断面図である。 ３・・・・・・正電源端子、４・・・・・・負電源端子
、５・・ ・ＩＣ入出力端子、２１・・・・・・トラン
ジスタ、２３・・・・・・Ｐ型基板、２４・・・・・Ｎ
型エピタキシャル層、２５・・・・・Ｐ型分離拡散層、
２６・・・Ｎ型埋込層、２７゜２９・・・・・・Ｎ型拡
散層、２８・・・・・・Ｐ型拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第４図 第５図 第６図
は、従来例のサージ対策における負電位印加時対策用サ
ージダイオードの断面図、第３図は、従来例のサージ対
策における正電位印加時対策用サージダイオードの断面
図、第４図は、従来例のサージ対策における回路図、第
６図は、本発明のサージ対策における回路図、第６図は
、本発明のサージ対策における断面図である。 ３・・・・・・正電源端子、４・・・・・・負電源端子
、５・・ ・ＩＣ入出力端子、２１・・・・・・トラン
ジスタ、２３・・・・・・Ｐ型基板、２４・・・・・Ｎ
型エピタキシャル層、２５・・・・・Ｐ型分離拡散層、
２６・・・Ｎ型埋込層、２７゜２９・・・・・・Ｎ型拡
散層、２８・・・・・・Ｐ型拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第４図 第５図 第６図
Claims (1)
- 一導電型半導体基板上に逆導電型エピタキシャル層を有
し、前記逆導電型エピタキシャル層を一導電型分離領域
で囲んで区分し、前記区分内に複数の一導電型第１領域
を分割配設し、かつ、前記−導電型第１領域の一領域内
に逆導電型第２領域を形成して、残りの前記第１領域お
よび前記第１領域中の第２領域を、それぞれ、出力端子
および入力端子に結合した構成をそなえた半導体保護集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59073461A JPS60217655A (ja) | 1984-04-12 | 1984-04-12 | 半導体保護集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59073461A JPS60217655A (ja) | 1984-04-12 | 1984-04-12 | 半導体保護集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217655A true JPS60217655A (ja) | 1985-10-31 |
Family
ID=13518914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59073461A Pending JPS60217655A (ja) | 1984-04-12 | 1984-04-12 | 半導体保護集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217655A (ja) |
-
1984
- 1984-04-12 JP JP59073461A patent/JPS60217655A/ja active Pending
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