JPS60217723A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPS60217723A JPS60217723A JP7424784A JP7424784A JPS60217723A JP S60217723 A JPS60217723 A JP S60217723A JP 7424784 A JP7424784 A JP 7424784A JP 7424784 A JP7424784 A JP 7424784A JP S60217723 A JPS60217723 A JP S60217723A
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Links
- 230000003111 delayed effect Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 101100273567 Arabidopsis thaliana CYCL1-1 gene Proteins 0.000 abstract 1
- 101100402275 Arabidopsis thaliana MOS11 gene Proteins 0.000 abstract 1
- 101100402276 Arabidopsis thaliana MOS14 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 230000002860 competitive effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356026—Bistable circuits using additional transistors in the input circuit with synchronous operation
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型電界効果トランジスタ（以下ＣＭＯ８と
略記する）により構成され、かつ異なる信号レベルが混
在する回路に於て、小振巾の信号を大振巾に変換するレ
ベル変換器に関するもので有る。
略記する）により構成され、かつ異なる信号レベルが混
在する回路に於て、小振巾の信号を大振巾に変換するレ
ベル変換器に関するもので有る。
近年ＣＭＯ８回路の発展が目覚しいが、０ＭＯ３の特徴
として第１に低消費電力が挙げられる。また第２は動作
電圧範囲が広い事で有る。これらの理由により、電池で
動作する超小型機器にはほとんどＣＭＯ８が採用される
が、一方これらの一超小型機器では表示装置として低電
力の液晶表示装置が使用される場合が多い。液晶表示装
置は３〜５ｖの駆動電圧を必要とするため、通γフ回路
の大部分は電池電圧（１，５Ｖ程度）で動かし、液晶駆
動回路は昇圧回路によって得た高圧電源で動かす場合が
多いが、この時１．５ Ｖ系から高圧系へ信号を供給す
るためにレベル変換器が必要となる。また液晶駆動に限
らず、例えば電子時計に於てはより一層の低電力を達成
するため降圧回路を用いて電池電圧より低い電圧を作り
、比較的高い周波数で動作する部分を低電圧で動作させ
、残りの部分を電池電圧で動かす場合が有り、この時も
低電圧部から電池電圧部へ信号を供給するためにレベル
変換器を必要とする。この様に使用されるレベル変換器
は十分に低電力で動作しなければならない。
として第１に低消費電力が挙げられる。また第２は動作
電圧範囲が広い事で有る。これらの理由により、電池で
動作する超小型機器にはほとんどＣＭＯ８が採用される
が、一方これらの一超小型機器では表示装置として低電
力の液晶表示装置が使用される場合が多い。液晶表示装
置は３〜５ｖの駆動電圧を必要とするため、通γフ回路
の大部分は電池電圧（１，５Ｖ程度）で動かし、液晶駆
動回路は昇圧回路によって得た高圧電源で動かす場合が
多いが、この時１．５ Ｖ系から高圧系へ信号を供給す
るためにレベル変換器が必要となる。また液晶駆動に限
らず、例えば電子時計に於てはより一層の低電力を達成
するため降圧回路を用いて電池電圧より低い電圧を作り
、比較的高い周波数で動作する部分を低電圧で動作させ
、残りの部分を電池電圧で動かす場合が有り、この時も
低電圧部から電池電圧部へ信号を供給するためにレベル
変換器を必要とする。この様に使用されるレベル変換器
は十分に低電力で動作しなければならない。
第１図は従来技術によるレベル変換回路の代表的な例を
示す回路図で有って、第１のＰチャネルＭＯＳトランジ
スタ（以下ＰＭＯ８Ｔとする）１と第２のＰＭＯＳ Ｔ
２のソースは電源の高電位側ｖｄｄに接続され、前記
第１のＰＭＯ８Ｔ１のドレインは第１ＯＮチヤネルＭＯ
８）ランジスタ（以下ＮＭＯ８Ｔとする）６のドレイン
と第２９ＮＭＯＳ Ｔ ４のゲートに接続され、前記第
２のＰＭＯ８Ｔ２のドレインは前記第２ＯＮＭＯ８Ｔ４
のドレインを前記第１のＮＭＯ８Ｔ乙のゲートに接続さ
れ、該第１及び第２ＯＮＭＯＳ Ｔ ３．４のソースは
電源の低電位側Ｖｌｌｌ＋に接続される。
示す回路図で有って、第１のＰチャネルＭＯＳトランジ
スタ（以下ＰＭＯ８Ｔとする）１と第２のＰＭＯＳ Ｔ
２のソースは電源の高電位側ｖｄｄに接続され、前記
第１のＰＭＯ８Ｔ１のドレインは第１ＯＮチヤネルＭＯ
８）ランジスタ（以下ＮＭＯ８Ｔとする）６のドレイン
と第２９ＮＭＯＳ Ｔ ４のゲートに接続され、前記第
２のＰＭＯ８Ｔ２のドレインは前記第２ＯＮＭＯ８Ｔ４
のドレインを前記第１のＮＭＯ８Ｔ乙のゲートに接続さ
れ、該第１及び第２ＯＮＭＯＳ Ｔ ３．４のソースは
電源の低電位側Ｖｌｌｌ＋に接続される。
前記第１及び第２のＰＭＯＳ Ｔ １．２のゲートには
ｖｄｄと、■８８よりも高いレベルＶＱＱの間で動く信
号φ、φが印加され、前記第１又は第２のＰＭＯＳ Ｔ
１．２のドレインにＶｄｄとＶｍｓの間で動く出力信
号を得る。この回路の動作は次の如くで有る。金入力信
号φがＶｄｄレベル、従ってφがＶＱＱレベルとすると
、前記第１のＰＭＯＳ Ｔ １はオフで有り、前記第２
のＰＭＯ８Ｔ２はオンで有る。第１及び第２のＰＭＯＳ
Ｔ １．２のドレインをそれぞれＱ、Ｑとすると点Ｑ
の電位はＶＩ＋８、点Ｑの電位はｖｄｄとなって居り、
従って前記第１ＯＮＭＯＳ Ｔ ６はオンで有り、前記
第２のＮＭＯＳ Ｔ ４はオフで有る。この状態ではｖ
ｄｄとＶ、８間には電流経路はなく電力は消費されない
。次に信号φがＶｄｄからｖＱＱレベルに、従って信号
φが■、Ｑから■ｄｄレベルに変化したとする。前記第
２のＰＭＯＳ Ｔ ２はオフになるが前記点Ｑには浮遊
容量が存在するため点Ｑの電位はＶｄｄに維持され、従
って前記第１ＯＮＭＯ８Ｔ３はオンのままで有る。従っ
てオフからオンに転じた前記第１のＰＭＯ８Ｔ１と、や
はりオン状態に有る前記第１のＮＭＯ８Ｔ５との競合と
なり、前記第１のＰＭＯ３Ｔ１のオン抵抗が前記第１Ｏ
ＮＭＯＳ Ｔ ３のオン抵抗より十分小さければ前記点
点の電位はＶｄｄに向い、従って前記第２ＯＮＭＯ８Ｔ
４はオンとなり前記点ＱはＶｇｇ レベルとなり、前記
第１ＯＮＭＯＳ Ｔ ３はオフとなり前記点点は完全に
Ｖｄｄレベルとなって反転動作が完了する。
ｖｄｄと、■８８よりも高いレベルＶＱＱの間で動く信
号φ、φが印加され、前記第１又は第２のＰＭＯＳ Ｔ
１．２のドレインにＶｄｄとＶｍｓの間で動く出力信
号を得る。この回路の動作は次の如くで有る。金入力信
号φがＶｄｄレベル、従ってφがＶＱＱレベルとすると
、前記第１のＰＭＯＳ Ｔ １はオフで有り、前記第２
のＰＭＯ８Ｔ２はオンで有る。第１及び第２のＰＭＯＳ
Ｔ １．２のドレインをそれぞれＱ、Ｑとすると点Ｑ
の電位はＶＩ＋８、点Ｑの電位はｖｄｄとなって居り、
従って前記第１ＯＮＭＯＳ Ｔ ６はオンで有り、前記
第２のＮＭＯＳ Ｔ ４はオフで有る。この状態ではｖ
ｄｄとＶ、８間には電流経路はなく電力は消費されない
。次に信号φがＶｄｄからｖＱＱレベルに、従って信号
φが■、Ｑから■ｄｄレベルに変化したとする。前記第
２のＰＭＯＳ Ｔ ２はオフになるが前記点Ｑには浮遊
容量が存在するため点Ｑの電位はＶｄｄに維持され、従
って前記第１ＯＮＭＯ８Ｔ３はオンのままで有る。従っ
てオフからオンに転じた前記第１のＰＭＯ８Ｔ１と、や
はりオン状態に有る前記第１のＮＭＯ８Ｔ５との競合と
なり、前記第１のＰＭＯ３Ｔ１のオン抵抗が前記第１Ｏ
ＮＭＯＳ Ｔ ３のオン抵抗より十分小さければ前記点
点の電位はＶｄｄに向い、従って前記第２ＯＮＭＯ８Ｔ
４はオンとなり前記点ＱはＶｇｇ レベルとなり、前記
第１ＯＮＭＯＳ Ｔ ３はオフとなり前記点点は完全に
Ｖｄｄレベルとなって反転動作が完了する。
上記の動作説明で明かな如く、反転動作時は共にオン状
態に有るＰＭＯ８ＴとＮＭＯ８Ｔの競合状態が有り、こ
の時に両者のドレインに現れる分圧電圧が十分大きくな
いと反転動作が行われなかったり、反転動作完了までに
多大の時間を要したり、消費電力が増大したりする。従
って前記競合状態に於て、ＰＭＯ８Ｔのオン抵抗がＮＭ
ＯＳ Ｔのオン抵抗よりも十分小さくなる様に設計する
必要が有る。しかるにＰＭＯ８Ｔを駆動する信号の振巾
は小さく、ＮＭＯ８Ｔを駆動する信号振巾は大で有るか
ら、ＭＯＳ Ｔのオン抵抗がゲートソース間電圧からス
レッショルド電圧を引いて２乗した値に反比例する事を
考えれば、ＰＭＯ８Ｔの方はチャネル巾を十分に大きく
してｇｍを大とし、ＮＭＯ８Ｔの方はチャネル長を十分
に長くしてｇｍを小とする様に設計しなければならない
。ここで生ずる問題点は４つ考えられる。１つには上記
の設計はＰＭＯ８，ＮＭＯ８Ｔ共にサイズが大きくなる
方向で有り、従って他の論理回路部分とのレイアウト上
の整合性が悪くなると同時に、多数個の使用はチンプサ
イズにも影響を与える。第２はＰＭＯ８Ｔのサイズが大
きくなる事により、その入力容量も増大する。それ故Ｐ
ＭＯ８Ｔを駆動するトランジスタのサイズも太き（しな
いと遅延時間が長くなり、高速性が失われると同時に消
費電力が増大する。またＰＭＯ８Ｔの入力容量の増大は
、この入力容量を充放電するための電力が大きくなり、
これは信号周期が早い場合問題となる。次にＮＭＯ８Ｔ
のサイズ増大は、やはり入力容量が増大する事になり、
電力が増大する方向となる。またこの入力容量は第１図
の点Ｑ及び点Ｑに下る事になり、出力遅延の原因となる
。特に潰Ｑ及びＱが立下る時はオン抵抗の高いＮＭＯ８
Ｔを介しての放電となるため、立下り時間が極端に悪く
なり高速性が望めない。第４に本質的にＰＭＯ８ＴとＮ
ＭＯ８Ｔの競合状態が存在するから、反転時には必ず直
流的なパスが出来、過渡１に電流が流れる事が必然で有
る。
態に有るＰＭＯ８ＴとＮＭＯ８Ｔの競合状態が有り、こ
の時に両者のドレインに現れる分圧電圧が十分大きくな
いと反転動作が行われなかったり、反転動作完了までに
多大の時間を要したり、消費電力が増大したりする。従
って前記競合状態に於て、ＰＭＯ８Ｔのオン抵抗がＮＭ
ＯＳ Ｔのオン抵抗よりも十分小さくなる様に設計する
必要が有る。しかるにＰＭＯ８Ｔを駆動する信号の振巾
は小さく、ＮＭＯ８Ｔを駆動する信号振巾は大で有るか
ら、ＭＯＳ Ｔのオン抵抗がゲートソース間電圧からス
レッショルド電圧を引いて２乗した値に反比例する事を
考えれば、ＰＭＯ８Ｔの方はチャネル巾を十分に大きく
してｇｍを大とし、ＮＭＯ８Ｔの方はチャネル長を十分
に長くしてｇｍを小とする様に設計しなければならない
。ここで生ずる問題点は４つ考えられる。１つには上記
の設計はＰＭＯ８，ＮＭＯ８Ｔ共にサイズが大きくなる
方向で有り、従って他の論理回路部分とのレイアウト上
の整合性が悪くなると同時に、多数個の使用はチンプサ
イズにも影響を与える。第２はＰＭＯ８Ｔのサイズが大
きくなる事により、その入力容量も増大する。それ故Ｐ
ＭＯ８Ｔを駆動するトランジスタのサイズも太き（しな
いと遅延時間が長くなり、高速性が失われると同時に消
費電力が増大する。またＰＭＯ８Ｔの入力容量の増大は
、この入力容量を充放電するための電力が大きくなり、
これは信号周期が早い場合問題となる。次にＮＭＯ８Ｔ
のサイズ増大は、やはり入力容量が増大する事になり、
電力が増大する方向となる。またこの入力容量は第１図
の点Ｑ及び点Ｑに下る事になり、出力遅延の原因となる
。特に潰Ｑ及びＱが立下る時はオン抵抗の高いＮＭＯ８
Ｔを介しての放電となるため、立下り時間が極端に悪く
なり高速性が望めない。第４に本質的にＰＭＯ８ＴとＮ
ＭＯ８Ｔの競合状態が存在するから、反転時には必ず直
流的なパスが出来、過渡１に電流が流れる事が必然で有
る。
従って第１図の回路の設計に当っては上記の項につき検
討した上で最適な設計を行わねばならないが、低電力、
高速性の全てを満す事は困難で有る。また定められた条
件の場合について最適な設計を行っても使用条件が変化
すれば全く意味がなくなる。例えば■ＱＱ、■、、があ
る条件の時最適動作が保障されてもＶｓｓが変化すれば
動作の保障はなくなる。逆に広い動作電圧での動作を保
障しようとすれば恐らく他の性能を大巾に落さざるを得
なくなる。
討した上で最適な設計を行わねばならないが、低電力、
高速性の全てを満す事は困難で有る。また定められた条
件の場合について最適な設計を行っても使用条件が変化
すれば全く意味がなくなる。例えば■ＱＱ、■、、があ
る条件の時最適動作が保障されてもＶｓｓが変化すれば
動作の保障はなくなる。逆に広い動作電圧での動作を保
障しようとすれば恐らく他の性能を大巾に落さざるを得
なくなる。
上記の如〈従来技術には極めて多くの欠点が有り、限ら
れた条件の下で限られた性能で使用するしかなかった。
れた条件の下で限られた性能で使用するしかなかった。
本発明の目的は従来技術の欠点を解消し、低電力、高速
動作、広い電源電圧範囲と言５ＣＭＯ８本来の特性を十
分に生かしたレベル変換器を提供する事に有る。
動作、広い電源電圧範囲と言５ＣＭＯ８本来の特性を十
分に生かしたレベル変換器を提供する事に有る。
以下、図面に基づいて本発明の詳細な説明すると、第２
図は本発明の一実施例で有って、第１のＰＭＯ８Ｔ１１
のドレインは第１のＮＭＯ８Ｔ１６のドレインと第２の
ＮＭＯ８Ｔ１４のゲートと第２のＮＡＮＤゲート１８の
一方の入力端に接続され、第２のＰＭＯ８Ｔ１２のドレ
インは前記第２のＮＭＯ８Ｔ１４のドレインと前記第２
めＮＭＯ８Ｔ１３のゲートと第１のＮＡＮＤゲート１７
の一方の入力端に接続される。第３のＮＭＯ８Ｔ１５の
ドレインは前記第１のＮＭＯＳ Ｔ１３のソースに接続
され、ゲートは前記第１のＮＡＮＤゲート１７の出力端
と前記第２のＮＡＮＤゲートの残る一方の入力端に接続
され、ソースはＶｓｓに接続される。第４のＮＭＯ８Ｔ
１６のドレインは前記第２のＮＭＯ８Ｔ１４のソースに
接続され、ゲートは前記第２のＮＡＮＤゲートの出力端
と前記第１のＮＡＮＤゲート１７の残る一方の入力端に
接続され１．ソースはＶ ｚに接続される。前記第１、
第２のＰＭＯＳ Ｔ １．２のソースはＶｄｄに接続さ
れる。
図は本発明の一実施例で有って、第１のＰＭＯ８Ｔ１１
のドレインは第１のＮＭＯ８Ｔ１６のドレインと第２の
ＮＭＯ８Ｔ１４のゲートと第２のＮＡＮＤゲート１８の
一方の入力端に接続され、第２のＰＭＯ８Ｔ１２のドレ
インは前記第２のＮＭＯ８Ｔ１４のドレインと前記第２
めＮＭＯ８Ｔ１３のゲートと第１のＮＡＮＤゲート１７
の一方の入力端に接続される。第３のＮＭＯ８Ｔ１５の
ドレインは前記第１のＮＭＯＳ Ｔ１３のソースに接続
され、ゲートは前記第１のＮＡＮＤゲート１７の出力端
と前記第２のＮＡＮＤゲートの残る一方の入力端に接続
され、ソースはＶｓｓに接続される。第４のＮＭＯ８Ｔ
１６のドレインは前記第２のＮＭＯ８Ｔ１４のソースに
接続され、ゲートは前記第２のＮＡＮＤゲートの出力端
と前記第１のＮＡＮＤゲート１７の残る一方の入力端に
接続され１．ソースはＶ ｚに接続される。前記第１、
第２のＰＭＯＳ Ｔ １．２のソースはＶｄｄに接続さ
れる。
第３図は第２図に示した実施例の動作波形図で有って、
前記第１、第２のＰＭＯ８Ｔ１１．１２のゲートに印加
される信号φ、φはＶｄｄと■ＱＱのレベルを有する信
号で有って、該信号φが立下ると（従ってφが立上ると
）前記第１のＰＭＯ８Ｔ１１のドレインＱの電位はある
遅れを待ってｖｄｄに立上る。すると前記第２のＰＭＯ
８Ｔ１２のドレインＱはＶ８１に立下る。従って前記第
１のＮＡＮＤゲート１７の出力ＸはＶｄｄに立上り、続
いて前記第２のＮＡＮＤゲート１８の出力ＹがＶｌｌｇ
に立下る。この一連の動作に於て、前記第１のＰＭＯ８
Ｔ１１がオンとなる時点に於ては前記第１のＮＭＯ８Ｔ
１３はオンであるが、前記第３ＯＮＭＯ８Ｔ１５はオフ
で有るため競合が起きない。また該第３ＯＮＭＯＳ Ｔ
１５がオンとなる時は前記第１のＮＭＯ８Ｔ１３がオ
フになってからで有るから、ここでも競合する事がない
。一方前記載２ＣＰＭＯ８Ｔ１２がオフになる時点では
前記第２、第４のＮＭＯ８Ｔ１４．１６が共にオンで有
るから前記の点Ｑの電位は急速にＶｌｌｇに立下る事に
なる。しかも前記第４ＯＮＭＯＳ Ｔ１６がオフになる
のはＱの電位が下り、従って前記第１のＮＡＮＤゲート
１７の出力Ｘが立上った後で有るから、この間にＱの電
位は十分に下り得る。ここで前記ＮＭＯ８Ｔ１６がオフ
になると、前記点Ｑはフローティング状態となるが、Ｑ
に浮遊する容量により低い電位が維持される。もしリー
ケージ等で点Ｑの電位が変動する恐れが有るならば、点
ＱとｖＢＩｌの間にリーケージに打勝つ程度の直流パス
を設けて置けば良いが、第２図に破線で示した如く前記
第３、第４のＮＭＯ８Ｔ１５．１６のドレインＭ、Ｎと
Ｖ５８との間に抵抗成分１９．２０を設けた方が効率は
良い。
前記第１、第２のＰＭＯ８Ｔ１１．１２のゲートに印加
される信号φ、φはＶｄｄと■ＱＱのレベルを有する信
号で有って、該信号φが立下ると（従ってφが立上ると
）前記第１のＰＭＯ８Ｔ１１のドレインＱの電位はある
遅れを待ってｖｄｄに立上る。すると前記第２のＰＭＯ
８Ｔ１２のドレインＱはＶ８１に立下る。従って前記第
１のＮＡＮＤゲート１７の出力ＸはＶｄｄに立上り、続
いて前記第２のＮＡＮＤゲート１８の出力ＹがＶｌｌｇ
に立下る。この一連の動作に於て、前記第１のＰＭＯ８
Ｔ１１がオンとなる時点に於ては前記第１のＮＭＯ８Ｔ
１３はオンであるが、前記第３ＯＮＭＯ８Ｔ１５はオフ
で有るため競合が起きない。また該第３ＯＮＭＯＳ Ｔ
１５がオンとなる時は前記第１のＮＭＯ８Ｔ１３がオ
フになってからで有るから、ここでも競合する事がない
。一方前記載２ＣＰＭＯ８Ｔ１２がオフになる時点では
前記第２、第４のＮＭＯ８Ｔ１４．１６が共にオンで有
るから前記の点Ｑの電位は急速にＶｌｌｇに立下る事に
なる。しかも前記第４ＯＮＭＯＳ Ｔ１６がオフになる
のはＱの電位が下り、従って前記第１のＮＡＮＤゲート
１７の出力Ｘが立上った後で有るから、この間にＱの電
位は十分に下り得る。ここで前記ＮＭＯ８Ｔ１６がオフ
になると、前記点Ｑはフローティング状態となるが、Ｑ
に浮遊する容量により低い電位が維持される。もしリー
ケージ等で点Ｑの電位が変動する恐れが有るならば、点
ＱとｖＢＩｌの間にリーケージに打勝つ程度の直流パス
を設けて置けば良いが、第２図に破線で示した如く前記
第３、第４のＮＭＯ８Ｔ１５．１６のドレインＭ、Ｎと
Ｖ５８との間に抵抗成分１９．２０を設けた方が効率は
良い。
第４図は本発明の他の実施例で有って、第２図に於ける
ＮＡＮＤゲート１７．１８に替えてＮＯＲゲート２６．
２４を用いた例で有り、該ＮＯＲゲート２３．２４のそ
れぞれの一方の入力端はそれぞれインバータ２１．２２
を介してＱ、Ｑに接続される。第５図は第４図に示す実
施例の動作波形図で有って若干の違いは有るが第３図に
ついて説明したと同様の効果が得られるのが明白で有る
。またフローティング状態については前述した通りで有
り説明を省略する。（以下の実施例についても同様とす
る） 次に第６図、第７図は第４図に実した実施例を論理変換
してＮＡＮＤゲートとインバータに置き替えた実施例で
有って、各波形に若干の相異は有るが基本的には同一の
効果を得る。また第８図、第９図は第２図に示した実施
例を論理変換してインバータとＮＯＲゲートに置き替え
た実施例を示すもので有って、基本的には第２図と同一
で有る。
ＮＡＮＤゲート１７．１８に替えてＮＯＲゲート２６．
２４を用いた例で有り、該ＮＯＲゲート２３．２４のそ
れぞれの一方の入力端はそれぞれインバータ２１．２２
を介してＱ、Ｑに接続される。第５図は第４図に示す実
施例の動作波形図で有って若干の違いは有るが第３図に
ついて説明したと同様の効果が得られるのが明白で有る
。またフローティング状態については前述した通りで有
り説明を省略する。（以下の実施例についても同様とす
る） 次に第６図、第７図は第４図に実した実施例を論理変換
してＮＡＮＤゲートとインバータに置き替えた実施例で
有って、各波形に若干の相異は有るが基本的には同一の
効果を得る。また第８図、第９図は第２図に示した実施
例を論理変換してインバータとＮＯＲゲートに置き替え
た実施例を示すもので有って、基本的には第２図と同一
で有る。
上記の実施例に於ては説明の簡略化のため、その動作波
形の立上り立下り時間を無視して単純に遅延時間のみを
示したが、実際には論理ゲートのスレッショルドレベル
とトランジスタのスレッショルドレベルは異るから立上
り立下り時間を吟味する必要が有る。第８図に示した実
施例の如く、遅延する部分が多い場合は良いが、第２図
に示した実施例の如（遅延部分が少ない場合には、例え
ば前記点Ｑの電位が下って行って前記ＮＡＮＤゲート１
）の出力Ｘが立上った時点で前記ＮＭＯ８Ｔ１３がオン
のままの危険性が存在する。
形の立上り立下り時間を無視して単純に遅延時間のみを
示したが、実際には論理ゲートのスレッショルドレベル
とトランジスタのスレッショルドレベルは異るから立上
り立下り時間を吟味する必要が有る。第８図に示した実
施例の如く、遅延する部分が多い場合は良いが、第２図
に示した実施例の如（遅延部分が少ない場合には、例え
ば前記点Ｑの電位が下って行って前記ＮＡＮＤゲート１
）の出力Ｘが立上った時点で前記ＮＭＯ８Ｔ１３がオン
のままの危険性が存在する。
この点については前記ＮＡＮＤゲート１７．１８を構成
するトランジスタのサイズを変える事により１問題を解
決する事が可能で有る。更にこの様な方法を積極的に採
入れる方向を考えるならば第１０図に示す実施例が採用
出来る。即ち第１０図−に於てインバータ６１．６２．
６６．６４の遅延が十分大きくなる如く構成すれば第１
１図に示した波形で明かな如く前述の実施例と同様の効
果が得られる。また第１２図に示した実施例の如く遅延
を抵抗成分４１．４２と浮遊容量とで構成しても良、い
事が分る。
するトランジスタのサイズを変える事により１問題を解
決する事が可能で有る。更にこの様な方法を積極的に採
入れる方向を考えるならば第１０図に示す実施例が採用
出来る。即ち第１０図−に於てインバータ６１．６２．
６６．６４の遅延が十分大きくなる如く構成すれば第１
１図に示した波形で明かな如く前述の実施例と同様の効
果が得られる。また第１２図に示した実施例の如く遅延
を抵抗成分４１．４２と浮遊容量とで構成しても良、い
事が分る。
以上の実施例から本発明の特徴をまとめると、本発明は
前記第３のＮＭＯ３Ｔ１５のゲートに前記点Ｑに現れる
信号と同相で有って、かつ位相が遅れた信号を印加し、
前記第４のＮＭＯ８Ｔ１６のゲートに前記点Ｑに現れる
信号と同相で有って、かつ位相が遅れた信号を印加する
事を特徴としている事が分る。
前記第３のＮＭＯ３Ｔ１５のゲートに前記点Ｑに現れる
信号と同相で有って、かつ位相が遅れた信号を印加し、
前記第４のＮＭＯ８Ｔ１６のゲートに前記点Ｑに現れる
信号と同相で有って、かつ位相が遅れた信号を印加する
事を特徴としている事が分る。
以上述べた如く本発明のレベル変換回路は競合状態がな
いためトランジスタサイズの大巾な変更は必要とせず、
他の回路部分との整合性が良い上、消費電流が少なく、
かつ電圧特性、高速性に優れたもので有り、その実施効
果は極めて犬で有る。
いためトランジスタサイズの大巾な変更は必要とせず、
他の回路部分との整合性が良い上、消費電流が少なく、
かつ電圧特性、高速性に優れたもので有り、その実施効
果は極めて犬で有る。
なお第１４図に示した如く、第１及び第２のＰＭ、０３
Ｔ１１．１２に並列に第３、第４のＰＭＯＳ Ｔ ５１
．５２を接続し、各々のゲートを前記点Ｑ、Ｑに接続す
る等の変更も可能で有る。
Ｔ１１．１２に並列に第３、第４のＰＭＯＳ Ｔ ５１
．５２を接続し、各々のゲートを前記点Ｑ、Ｑに接続す
る等の変更も可能で有る。
更に前記の点Ｍ及びＮに下げる抵抗成分を共通にして第
１４図の如（Ｍ及びＮ間に接続しても良い。
１４図の如（Ｍ及びＮ間に接続しても良い。
また上記説明中、各トランジスタの基板の接続について
記述しなかったが、電源に接続するか、ソースに接続す
るか、オープンにするかは使用者の任意で有る。更に又
上記の各実施例は■ｄｄを基準とするレベル変換器の場
合について示したが、Ｖｓｓを基準とする場合は同様の
思想の下で構成を変えれば良い事は明白で有、る。
記述しなかったが、電源に接続するか、ソースに接続す
るか、オープンにするかは使用者の任意で有る。更に又
上記の各実施例は■ｄｄを基準とするレベル変換器の場
合について示したが、Ｖｓｓを基準とする場合は同様の
思想の下で構成を変えれば良い事は明白で有、る。
第１図（ａ）、（ｂ）は従来技術を示す回路図と波形図
。 第２図〜第９図は本発明の一実施例を示し、第２図、第
４図、第６図、第８図は回路図、第３図、第５図、第７
図、第９図は波形図。 第１０図、第１１図は本発明の他の実施例を示す回路図
と波形図。 第１２図、第１３図は更に他の実施例を示す回略図と波
形図。 第１４図も本発明の他の実施例を示す回路図で有る。 １１・・・・・第１のＰＭＯ８Ｔ。 １２・・・・・第２のＰＭＯ８Ｔ。 １６・・・・・・第１ＯＮＭＯ８Ｔ。 １４・・・・・第２のＮＭＯ８Ｔ。 １５・・・・第３ＯＮＭＯ８Ｔ。 １゛；稀・・・・・・第４ＯＮＭＯＳ Ｔ０第２図 第
３図 第６図 第７図 第８図 第９図 第１０図 第１１図
。 第２図〜第９図は本発明の一実施例を示し、第２図、第
４図、第６図、第８図は回路図、第３図、第５図、第７
図、第９図は波形図。 第１０図、第１１図は本発明の他の実施例を示す回路図
と波形図。 第１２図、第１３図は更に他の実施例を示す回略図と波
形図。 第１４図も本発明の他の実施例を示す回路図で有る。 １１・・・・・第１のＰＭＯ８Ｔ。 １２・・・・・第２のＰＭＯ８Ｔ。 １６・・・・・・第１ＯＮＭＯ８Ｔ。 １４・・・・・第２のＮＭＯ８Ｔ。 １５・・・・第３ＯＮＭＯ８Ｔ。 １゛；稀・・・・・・第４ＯＮＭＯＳ Ｔ０第２図 第
３図 第６図 第７図 第８図 第９図 第１０図 第１１図
Claims (1)
- 第１の型のＭＯＳ）ランジスタ（以下ＰＭＯ８Ｔと略記
する）と第２の型のＭＯＳ）ランジスタ（以下ＮＭＯ８
Ｔと略記する）で構成され、第１のＰＭＯ８Ｔのドレイ
ンを第１のＮＭＯ８Ｔのドレイン及び第２ＯＮＭＯ８Ｔ
のゲートに接続する手段と、前記第１のＮＭＯ８Ｔのソ
ースを第３ＯＮＭＯ８Ｔのドレインに接続する手段と、
第２のＰＭＯ８Ｔのドレインを前記第２ＯＮＭＯ８Ｔの
ドレイン及び前記第１ＯＮＭＯ８Ｔのゲートに接続する
手段と、前記第２のＮＭＯ８Ｔのソースを第４のＮＭＯ
８Ｔのドレインに接続する手段と、前記第１、第２のＰ
ＭＯ８Ｔのソースを第１の電源線に接続する手段と、前
記第３、第４ＯＮＭＯ８Ｔのソースを第２の電源線に接
続する手段と、前記第３ＯＮＭＯ８Ｔのゲートに前記第
１のＰＭＯ８Ｔのドレインに現れる信号を遅延して印加
する手段と、前記第４ＯＮＭＯ８Ｔのゲートに前記第２
のＰＭＯ８Ｔのドレインに現れる信号を遅延して印加す
る手段を有し、前記第１、第２のＰＭＯ８Ｔのゲートの
それぞれに、前記第１の電源線と第３の電源線のレベル
で動く信号φ及びφを印加する事を特徴とするレベル変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7424784A JPS60217723A (ja) | 1984-04-13 | 1984-04-13 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7424784A JPS60217723A (ja) | 1984-04-13 | 1984-04-13 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217723A true JPS60217723A (ja) | 1985-10-31 |
Family
ID=13541638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7424784A Pending JPS60217723A (ja) | 1984-04-13 | 1984-04-13 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010882A3 (en) * | 2001-07-25 | 2004-09-30 | Koninkl Philips Electronics Nv | Electronic circuit comprising an amplifier for amplifying a binary signal |
-
1984
- 1984-04-13 JP JP7424784A patent/JPS60217723A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010882A3 (en) * | 2001-07-25 | 2004-09-30 | Koninkl Philips Electronics Nv | Electronic circuit comprising an amplifier for amplifying a binary signal |
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