JPH0546113A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0546113A JPH0546113A JP23120691A JP23120691A JPH0546113A JP H0546113 A JPH0546113 A JP H0546113A JP 23120691 A JP23120691 A JP 23120691A JP 23120691 A JP23120691 A JP 23120691A JP H0546113 A JPH0546113 A JP H0546113A
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- 230000000630 rising effect Effects 0.000 claims description 8
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 27
- 230000003111 delayed effect Effects 0.000 abstract description 13
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- 239000003990 capacitor Substances 0.000 description 7
- 230000001934 delay Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 液晶駆動用半導体集積回路のマルチプレクサ
回路において、液晶駆動電源に接続されたトランジスタ
間での貫通電流をなくすことにより液晶駆動電源の消費
電流を低減することを目的とする。 【構成】 制御信号Ａn 及びＭを遅延回路５１，５２，
５３，５４に入力し、遅延信号Ｂ１，Ｂ２，Ｍ１，Ｍ２
を出力させる。遅延した信号Ｂ１，Ｂ２，Ｍ１，Ｍ２と
制御信号ＣをＮＡＮＤゲート５，６、ＮＯＲゲート７，
８に入力する。Ｐチャネルトランジスタ１，２及びＮチ
ャネルトランジスタ３，４は、ＮＡＮＤゲート５，６及
びＮＯＲゲート７，８の出力で制御し、液晶出力用端子
Ｙn に液晶駆動用電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４のいずれ
か１つを選択して出力させる。
回路において、液晶駆動電源に接続されたトランジスタ
間での貫通電流をなくすことにより液晶駆動電源の消費
電流を低減することを目的とする。 【構成】 制御信号Ａn 及びＭを遅延回路５１，５２，
５３，５４に入力し、遅延信号Ｂ１，Ｂ２，Ｍ１，Ｍ２
を出力させる。遅延した信号Ｂ１，Ｂ２，Ｍ１，Ｍ２と
制御信号ＣをＮＡＮＤゲート５，６、ＮＯＲゲート７，
８に入力する。Ｐチャネルトランジスタ１，２及びＮチ
ャネルトランジスタ３，４は、ＮＡＮＤゲート５，６及
びＮＯＲゲート７，８の出力で制御し、液晶出力用端子
Ｙn に液晶駆動用電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４のいずれ
か１つを選択して出力させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路（以下、
ＩＣという）に関し、特に液晶駆動用のＩＣに関する。
ＩＣという）に関し、特に液晶駆動用のＩＣに関する。
【０００２】
【従来の技術】図７は従来のこの種の半導体集積回路の
構成を示すブロック図である。ＩＣチップ１の液晶駆動
用電源端子Ｖ１，Ｖ３，Ｖ４，Ｖ２に液晶駆動電圧を印
加し、その印加された電源端子Ｖ１，Ｖ３，Ｖ４，Ｖ２
の各電圧値をｎ個のマルチプレクサ回路６２，６３，・
・６４（１番目、２番目及びｎ番目の回路のみ図示す
る）で夫々１つ選択し、液晶用出力端子Ｙ1 ，Ｙ2，・
・Ｙn に出力する。マルチプレクサ回路６２，６３，６
４は制御信号回路１５の出力信号Ｃ，Ｍ，Ａ1 ，Ａ2 ，
・・Ａn により制御されている。
構成を示すブロック図である。ＩＣチップ１の液晶駆動
用電源端子Ｖ１，Ｖ３，Ｖ４，Ｖ２に液晶駆動電圧を印
加し、その印加された電源端子Ｖ１，Ｖ３，Ｖ４，Ｖ２
の各電圧値をｎ個のマルチプレクサ回路６２，６３，・
・６４（１番目、２番目及びｎ番目の回路のみ図示す
る）で夫々１つ選択し、液晶用出力端子Ｙ1 ，Ｙ2，・
・Ｙn に出力する。マルチプレクサ回路６２，６３，６
４は制御信号回路１５の出力信号Ｃ，Ｍ，Ａ1 ，Ａ2 ，
・・Ａn により制御されている。
【０００３】図８はマルチプレクサ回路６２，６３，６
４の内部回路の具体的構成例を示す。図８に示す内部回
路は、ＮＡＮＤゲート５，６と、ＮＯＲゲート７，８
と、インバータゲート９，１０，１１，１２と、ＮＡＮ
Ｄゲート５，６の出力Ｄ1，Ｄ2を制御信号とするＰチャ
ネルトランジスタ１，２と、ＮＯＲゲート７，８の出力
Ｄ3，Ｄ4を制御信号とするＮチャネルトランジスタ３，
４とで構成されている。制御信号Ａn 及びＣ，Ｍを入力
した場合のタイミングチャートを図９，１０に示す。
４の内部回路の具体的構成例を示す。図８に示す内部回
路は、ＮＡＮＤゲート５，６と、ＮＯＲゲート７，８
と、インバータゲート９，１０，１１，１２と、ＮＡＮ
Ｄゲート５，６の出力Ｄ1，Ｄ2を制御信号とするＰチャ
ネルトランジスタ１，２と、ＮＯＲゲート７，８の出力
Ｄ3，Ｄ4を制御信号とするＮチャネルトランジスタ３，
４とで構成されている。制御信号Ａn 及びＣ，Ｍを入力
した場合のタイミングチャートを図９，１０に示す。
【０００４】図９のタイミングチャートは、制御信号
Ｃ，Ｍとして同一のデータを入力した場合のものであ
る。制御信号Ｃ，Ｍが高電位（以下、“Ｈ”とする）の
とき、制御信号Ａn が低電位（以下、“Ｌ”とする）か
ら“Ｈ”に変化すると（変化点１）、信号Ｄ１，Ｄ２が
夫々“Ｈ”→“Ｌ”，“Ｌ”→“Ｈ”に変化し、信号Ｄ
３，Ｄ４は“Ｌ”のままなので、出力端子Ｙn の信号は
電源端子Ｖ３の電位から電源端子Ｖ１の電位値に変化す
る。
Ｃ，Ｍとして同一のデータを入力した場合のものであ
る。制御信号Ｃ，Ｍが高電位（以下、“Ｈ”とする）の
とき、制御信号Ａn が低電位（以下、“Ｌ”とする）か
ら“Ｈ”に変化すると（変化点１）、信号Ｄ１，Ｄ２が
夫々“Ｈ”→“Ｌ”，“Ｌ”→“Ｈ”に変化し、信号Ｄ
３，Ｄ４は“Ｌ”のままなので、出力端子Ｙn の信号は
電源端子Ｖ３の電位から電源端子Ｖ１の電位値に変化す
る。
【０００５】次に、制御信号Ｃ，Ｍを“Ｈ”→“Ｌ”に
変化させると（変化点２）、信号Ｄ２，Ｄ３は“Ｌ”→
“Ｈ”に変化し、信号Ｄ１，Ｄ４は夫々“Ｈ”、“Ｌ”
のままなので、出力端子Ｙn の信号は電源端子Ｖ３の電
圧値から電源端子Ｖ４の電圧値に変化する。
変化させると（変化点２）、信号Ｄ２，Ｄ３は“Ｌ”→
“Ｈ”に変化し、信号Ｄ１，Ｄ４は夫々“Ｈ”、“Ｌ”
のままなので、出力端子Ｙn の信号は電源端子Ｖ３の電
圧値から電源端子Ｖ４の電圧値に変化する。
【０００６】その後、制御信号Ｃ，Ｍが“Ｌ”のとき、
制御信号Ａn が“Ｌ”から“Ｈ”に変化すると（変化点
３）、信号Ｄ３，Ｄ４が夫々“Ｈ”→“Ｌ”、“Ｌ”→
“Ｈ”に変化し、信号Ｄ１，Ｄ２は“Ｈ”のままなの
で、出力端子Ｙn の信号は電源電位Ｖ４の電圧値から電
源電位Ｖ２の電圧値に変化する。
制御信号Ａn が“Ｌ”から“Ｈ”に変化すると（変化点
３）、信号Ｄ３，Ｄ４が夫々“Ｈ”→“Ｌ”、“Ｌ”→
“Ｈ”に変化し、信号Ｄ１，Ｄ２は“Ｈ”のままなの
で、出力端子Ｙn の信号は電源電位Ｖ４の電圧値から電
源電位Ｖ２の電圧値に変化する。
【０００７】以上のように、図９のタイミングチャート
の変化点１，２，３における出力端子Ｙn の信号の変化
を説明したが、変化点４，５においても、Ｙn 信号は同
様な考え方で変化している。
の変化点１，２，３における出力端子Ｙn の信号の変化
を説明したが、変化点４，５においても、Ｙn 信号は同
様な考え方で変化している。
【０００８】図１０のタイミングチャートは、制御信号
Ｃ，Ｍのデータを相互に異ならせた場合のものである。
制御信号Ｃ，Ｍが夫々“Ｈ”，“Ｌ”のとき、制御信号
Ａnが“Ｌ”→“Ｈ”に変化すると（変化点１）、信号
Ｄ１，Ｄ３が“Ｈ”→“Ｌ”に変化し、信号Ｄ２，Ｄ４
は夫々“Ｈ”，“Ｌ”のままなので、出力端子Ｙn の信
号は電源端子Ｖ４の電圧値から電源端子Ｖ１の電圧値に
変化する。
Ｃ，Ｍのデータを相互に異ならせた場合のものである。
制御信号Ｃ，Ｍが夫々“Ｈ”，“Ｌ”のとき、制御信号
Ａnが“Ｌ”→“Ｈ”に変化すると（変化点１）、信号
Ｄ１，Ｄ３が“Ｈ”→“Ｌ”に変化し、信号Ｄ２，Ｄ４
は夫々“Ｈ”，“Ｌ”のままなので、出力端子Ｙn の信
号は電源端子Ｖ４の電圧値から電源端子Ｖ１の電圧値に
変化する。
【０００９】次に、制御信号Ｃ，Ｍを夫々“Ｈ”→
“Ｌ”，“Ｌ”→“Ｈ”に変化させると（変化点２）、
信号Ｄ２，Ｄ３が“Ｈ”→“Ｌ”に変化し、信号Ｄ１，
Ｄ４は夫々“Ｈ”，“Ｌ”のままなので、Ｙn 信号は電
源端子Ｖ４の電圧値から電源端子Ｖ３の電圧値に変化す
る。
“Ｌ”，“Ｌ”→“Ｈ”に変化させると（変化点２）、
信号Ｄ２，Ｄ３が“Ｈ”→“Ｌ”に変化し、信号Ｄ１，
Ｄ４は夫々“Ｈ”，“Ｌ”のままなので、Ｙn 信号は電
源端子Ｖ４の電圧値から電源端子Ｖ３の電圧値に変化す
る。
【００１０】また、次に制御信号Ｃ，Ｍが夫々“Ｌ”，
“Ｈ”のとき、制御信号Ａn が“Ｌ”→“Ｈ”に変化す
ると（変化点３）、信号Ｄ２，Ｄ４が“Ｌ”→“Ｈ”に
変化し、信号Ｄ１，Ｄ３は夫々“Ｈ”，“Ｌ”のままな
ので、Ｙn 信号は電源端子Ｖ３の電位から電源端子Ｖ２
の電圧値に変化する。
“Ｈ”のとき、制御信号Ａn が“Ｌ”→“Ｈ”に変化す
ると（変化点３）、信号Ｄ２，Ｄ４が“Ｌ”→“Ｈ”に
変化し、信号Ｄ１，Ｄ３は夫々“Ｈ”，“Ｌ”のままな
ので、Ｙn 信号は電源端子Ｖ３の電位から電源端子Ｖ２
の電圧値に変化する。
【００１１】以上のように、図１０のタイミングチャー
トの変化点１，２，３によるＹn 信号の変化を説明した
が、変化点４，５においてもＹn 信号は同様な考えで変
化している。
トの変化点１，２，３によるＹn 信号の変化を説明した
が、変化点４，５においてもＹn 信号は同様な考えで変
化している。
【００１２】
【発明が解決しようとする課題】近時、液晶駆動用ＩＣ
としては、液晶駆動用電圧の高電圧化及び液晶駆動用端
子の増大化が要求されている。しかし、上述した従来の
液晶駆動用ＩＣでは、図９，１０のタイミングチャート
から明らかなように、信号Ｄ１，Ｄ２，Ｄ３，Ｄ４は常
に同じタイミングで変化するため、電源端子Ｖ１，Ｖ
２，Ｖ３，Ｖ４に接続された各電源には、信号Ｄ１，Ｄ
２，Ｄ３，Ｄ４の変化点において、貫通電流が一瞬流れ
ることになる。また、貫通電流が一瞬流れることによ
り、電源端子Ｖ１，Ｖ２，Ｖ３，Ｖ４の電源波形にノイ
ズが発生することになる。
としては、液晶駆動用電圧の高電圧化及び液晶駆動用端
子の増大化が要求されている。しかし、上述した従来の
液晶駆動用ＩＣでは、図９，１０のタイミングチャート
から明らかなように、信号Ｄ１，Ｄ２，Ｄ３，Ｄ４は常
に同じタイミングで変化するため、電源端子Ｖ１，Ｖ
２，Ｖ３，Ｖ４に接続された各電源には、信号Ｄ１，Ｄ
２，Ｄ３，Ｄ４の変化点において、貫通電流が一瞬流れ
ることになる。また、貫通電流が一瞬流れることによ
り、電源端子Ｖ１，Ｖ２，Ｖ３，Ｖ４の電源波形にノイ
ズが発生することになる。
【００１３】図１１は図９のタイミングチャートの変化
点１，４における電源端子Ｖ１の電源波形を示す。信号
Ａn が“Ｌ”→“Ｈ”に変化する変化点１において、信
号Ｄ１，Ｄ２は図８のＰチャネルトランジスタ１，２の
ゲート容量及び配線容量のために、波形の立ち上がり及
び立ち下がりが図１１の信号Ｄ１，Ｄ２のように遅れし
まう。そのため、Ｐチャネルトランジスタ１，２の双方
がオンする期間が一瞬発生してしまい、電源端子Ｖ１の
電源から電源端子Ｖ３の電源に電流が流れてしまう。そ
の結果、図１１のＶ１波形に示すように、電源ノイズが
発生することになる。
点１，４における電源端子Ｖ１の電源波形を示す。信号
Ａn が“Ｌ”→“Ｈ”に変化する変化点１において、信
号Ｄ１，Ｄ２は図８のＰチャネルトランジスタ１，２の
ゲート容量及び配線容量のために、波形の立ち上がり及
び立ち下がりが図１１の信号Ｄ１，Ｄ２のように遅れし
まう。そのため、Ｐチャネルトランジスタ１，２の双方
がオンする期間が一瞬発生してしまい、電源端子Ｖ１の
電源から電源端子Ｖ３の電源に電流が流れてしまう。そ
の結果、図１１のＶ１波形に示すように、電源ノイズが
発生することになる。
【００１４】信号Ａnが“Ｈ”→“Ｌ”に変化する変化
点４においても、電源端子Ｖ１の電圧波形には電源ノイ
ズが発生する。同様に、他の変化点２，３，５において
も、各電源波形に貫通電流が流れ、電源ノイズが発生す
ることになる。
点４においても、電源端子Ｖ１の電圧波形には電源ノイ
ズが発生する。同様に、他の変化点２，３，５において
も、各電源波形に貫通電流が流れ、電源ノイズが発生す
ることになる。
【００１５】以上のような電源ノイズは液晶駆動用電圧
の高電圧化及び液晶駆動用端子の増大化が進めば、液晶
駆動用電源間に流れる貫通電流が増大し、液晶駆動用電
源の消費電流が増大するという問題点がある。
の高電圧化及び液晶駆動用端子の増大化が進めば、液晶
駆動用電源間に流れる貫通電流が増大し、液晶駆動用電
源の消費電流が増大するという問題点がある。
【００１６】本発明はかかる問題点に鑑みてなされたも
のであって、液晶駆動用電源間に貫通電流が流れること
を防止し、液晶駆動用電源の消費電流を減少させること
ができる半導体集積回路を提供することを目的とする。
のであって、液晶駆動用電源間に貫通電流が流れること
を防止し、液晶駆動用電源の消費電流を減少させること
ができる半導体集積回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明に係る半導体集積
回路は、少なくともマルチプレクサ回路を内蔵した半導
体集積回路において、前記マルチプレクサ回路の制御信
号の立ち上がり及び立ち下がり信号の変化点を遅延させ
る遅延回路を有することを特徴とする。
回路は、少なくともマルチプレクサ回路を内蔵した半導
体集積回路において、前記マルチプレクサ回路の制御信
号の立ち上がり及び立ち下がり信号の変化点を遅延させ
る遅延回路を有することを特徴とする。
【００１８】
【作用】本発明においては、マルチプレクサ回路の制御
信号を遅延回路が遅延させるので、液晶駆動用電源に接
続されたトランジスタ間の貫通電流の発生が防止され、
液晶駆動用電源の消費電流が減少する。
信号を遅延回路が遅延させるので、液晶駆動用電源に接
続されたトランジスタ間の貫通電流の発生が防止され、
液晶駆動用電源の消費電流が減少する。
【００１９】
【実施例】次に、本発明の実施例について、添付の図面
を参照して説明する。
を参照して説明する。
【００２０】図１は本発明の実施例に係る半導体集積回
路を示すブロック図、図２は、図１に示すマルチプレク
サ２２，２３，２４及び遅延回路２６，２７の具体例を
示す回路図である。図１に示すように、ＩＣチップ２１
の液晶駆動用電源端子Ｖ１，Ｖ３，Ｖ４，Ｖ２に液晶駆
動用電圧を印加し、その印加された電源端子Ｖ１，Ｖ
３，Ｖ４，Ｖ２の各電圧値をｎ個のマルチプレクサ回路
２２，２３，・・２４（図中、３個の回路のみ示す）に
入力する。入力された電源端子Ｖ１，Ｖ３，Ｖ４，Ｖ２
の各電圧値の１つを、マルチプレクサ回路２２，２３，
・・２４が選択し、夫々液晶用出力端子Ｙ1 ，Ｙ2 ，・
・Ｙn に出力する。また、マルチプレクサ回路２２，２
３，・・２４は制御信号回路２５の出力信号Ａ1 ，Ａ
2 ，・・Ａn，Ｃ，Ｍ（Ｍ１，Ｍ２）により制御されて
いる。遅延回路２６，２７は制御信号Ｍを遅延信号Ｍ
１，Ｍ２に変換するための回路である。
路を示すブロック図、図２は、図１に示すマルチプレク
サ２２，２３，２４及び遅延回路２６，２７の具体例を
示す回路図である。図１に示すように、ＩＣチップ２１
の液晶駆動用電源端子Ｖ１，Ｖ３，Ｖ４，Ｖ２に液晶駆
動用電圧を印加し、その印加された電源端子Ｖ１，Ｖ
３，Ｖ４，Ｖ２の各電圧値をｎ個のマルチプレクサ回路
２２，２３，・・２４（図中、３個の回路のみ示す）に
入力する。入力された電源端子Ｖ１，Ｖ３，Ｖ４，Ｖ２
の各電圧値の１つを、マルチプレクサ回路２２，２３，
・・２４が選択し、夫々液晶用出力端子Ｙ1 ，Ｙ2 ，・
・Ｙn に出力する。また、マルチプレクサ回路２２，２
３，・・２４は制御信号回路２５の出力信号Ａ1 ，Ａ
2 ，・・Ａn，Ｃ，Ｍ（Ｍ１，Ｍ２）により制御されて
いる。遅延回路２６，２７は制御信号Ｍを遅延信号Ｍ
１，Ｍ２に変換するための回路である。
【００２１】次に、図２を参照して、マルチプレクサ回
路２２，２３，２４及び遅延回路５３，５４の構成を説
明する。先ず、マルチプレクサ回路２２，２３，２４
は、ＮＡＮＤゲート５，６と、ＮＯＲゲート７，８と、
インバータゲート９，１０，１１，１２と、遅延回路５
１，５２と、ＮＡＮＤゲート５，６の出力を制御信号と
するＰチャネルトランジスタ１，２と、ＮＯＲゲート
７，８の出力を制御信号とするＮチャネルトランジスタ
３，４とで構成されている。
路２２，２３，２４及び遅延回路５３，５４の構成を説
明する。先ず、マルチプレクサ回路２２，２３，２４
は、ＮＡＮＤゲート５，６と、ＮＯＲゲート７，８と、
インバータゲート９，１０，１１，１２と、遅延回路５
１，５２と、ＮＡＮＤゲート５，６の出力を制御信号と
するＰチャネルトランジスタ１，２と、ＮＯＲゲート
７，８の出力を制御信号とするＮチャネルトランジスタ
３，４とで構成されている。
【００２２】図２に示すように、遅延回路５１はインバ
ータゲート４１，４２，４３、ＮＡＮＤゲート４７、コ
ンデンサ４８により構成されている。
ータゲート４１，４２，４３、ＮＡＮＤゲート４７、コ
ンデンサ４８により構成されている。
【００２３】図３は遅延回路５１のタイミングチャート
を示す。図２のインバータゲート９に入力される制御信
号Ａn として、図３に示すタイミングの制御信号Ａn が
入力されると、遅延回路５１のノードＢ３の波形の変化
は、コンデンサ４８の充電時間のため、波形の立ち上が
り及び立ち下がりに遅延を生じる。そのため、遅延回路
５１の出力Ｂ１は、図３に示すように、制御信号Ａn の
波形の立ち上がりよりも遅延することになる。
を示す。図２のインバータゲート９に入力される制御信
号Ａn として、図３に示すタイミングの制御信号Ａn が
入力されると、遅延回路５１のノードＢ３の波形の変化
は、コンデンサ４８の充電時間のため、波形の立ち上が
り及び立ち下がりに遅延を生じる。そのため、遅延回路
５１の出力Ｂ１は、図３に示すように、制御信号Ａn の
波形の立ち上がりよりも遅延することになる。
【００２４】また、図２の遅延回路５２も同様に、イン
バータゲート４４，４５，４６、ＮＡＮＤゲート４９、
及びコンデンサ５０により構成されている。遅延回路５
２には、図２に示すように、制御信号Ａnがインバータ
ゲート９により反転した反転信号（Ａn）｛本明細書で
は、便宜上反転信号を（）で囲んで示す。図面において
は、通常の現し方に倣って、記号の上にバーを付して反
転信号を現す｝が入力すると、図３に示すように、遅延
回路５２のノードＢ４の波形はコンデンサ５０の充電時
間のために遅延を生じる。そのため、遅延回路５２の出
力Ｂ２は図３に示すように、制御信号（Ａn）の立ち上
がりよりも遅延されることになる。
バータゲート４４，４５，４６、ＮＡＮＤゲート４９、
及びコンデンサ５０により構成されている。遅延回路５
２には、図２に示すように、制御信号Ａnがインバータ
ゲート９により反転した反転信号（Ａn）｛本明細書で
は、便宜上反転信号を（）で囲んで示す。図面において
は、通常の現し方に倣って、記号の上にバーを付して反
転信号を現す｝が入力すると、図３に示すように、遅延
回路５２のノードＢ４の波形はコンデンサ５０の充電時
間のために遅延を生じる。そのため、遅延回路５２の出
力Ｂ２は図３に示すように、制御信号（Ａn）の立ち上
がりよりも遅延されることになる。
【００２５】次に、遅延回路５３，５４の構成につい
て、図２を参照して説明する。遅延回路５３、５４の内
部回路を図２に示すように、遅延回路５３，５４は遅延
回路５１，５２と略同様の構成であり、インバータゲー
ト３０〜３５、ＮＡＮＤゲート３６，３７、及びコンデ
ンサ３８，３９で構成されている。
て、図２を参照して説明する。遅延回路５３、５４の内
部回路を図２に示すように、遅延回路５３，５４は遅延
回路５１，５２と略同様の構成であり、インバータゲー
ト３０〜３５、ＮＡＮＤゲート３６，３７、及びコンデ
ンサ３８，３９で構成されている。
【００２６】図４は遅延回路５３，５４のタイミングチ
ャートを示す。遅延回路５３，５４に制御信号Ｍとし
て、図４に示す波形の信号を入力すると、遅延回路５３
のノードＭ３の信号はコンデンサ３８のために、図４に
示す制御信号Ｍ３のように遅延される。そして、遅延回
路５３の出力信号Ｍ１の立ち上がりは、図４に示すよう
に、制御信号Ｍの立ち上がりよりも遅れることになる。
同様に、遅延回路５４もコンデンサ３９のためにノード
Ｍ４の信号は図４に示すように遅延される。そのため、
遅延回路５４の出力信号Ｍ２の立ち下がりは、制御信号
Ｍの立ち下がりよりも遅れることになる。
ャートを示す。遅延回路５３，５４に制御信号Ｍとし
て、図４に示す波形の信号を入力すると、遅延回路５３
のノードＭ３の信号はコンデンサ３８のために、図４に
示す制御信号Ｍ３のように遅延される。そして、遅延回
路５３の出力信号Ｍ１の立ち上がりは、図４に示すよう
に、制御信号Ｍの立ち上がりよりも遅れることになる。
同様に、遅延回路５４もコンデンサ３９のためにノード
Ｍ４の信号は図４に示すように遅延される。そのため、
遅延回路５４の出力信号Ｍ２の立ち下がりは、制御信号
Ｍの立ち下がりよりも遅れることになる。
【００２７】次に、図２の制御信号Ａn ，Ｃ，Ｍとし
て、図５、６に示す波形の信号を入力した場合の各部分
の信号波形について、図５，図６を参照して説明する。
図５のタイミングチャートは、制御信号Ｃ，Ｍのデータ
を同じ波形にした場合である。制御信号Ｃ，Ｍが“Ｈ”
のとき、制御信号Ａnが“Ｌ”→“Ｈ”に変化すると
（変化点１）、信号Ｂ２は“Ｈ”→“Ｌ”に変化する
が、信号Ｂ１は遅延回路５１で図５の期間６だけ遅延さ
れて、“Ｌ”→“Ｈ”に変化する。信号Ｄ１，Ｄ２は同
じタイミングで変化せず、信号Ｄ２が“Ｌ”→“Ｈ”に
変化した後には、期間６だけ遅延されてから、信号Ｄ１
が“Ｈ”→“Ｌ”に変化する。そのため、Ｐチャネルト
ランジスタ２がオフしてから、Ｐチャネルトランジスタ
１がオンするので、電源端子Ｖ１の電源から電源端子Ｖ
３の電源に流れる電流経路がなくなり、その結果、電源
端子Ｖ１−Ｖ３の電源間での貫通電流の発生がなくな
る。
て、図５、６に示す波形の信号を入力した場合の各部分
の信号波形について、図５，図６を参照して説明する。
図５のタイミングチャートは、制御信号Ｃ，Ｍのデータ
を同じ波形にした場合である。制御信号Ｃ，Ｍが“Ｈ”
のとき、制御信号Ａnが“Ｌ”→“Ｈ”に変化すると
（変化点１）、信号Ｂ２は“Ｈ”→“Ｌ”に変化する
が、信号Ｂ１は遅延回路５１で図５の期間６だけ遅延さ
れて、“Ｌ”→“Ｈ”に変化する。信号Ｄ１，Ｄ２は同
じタイミングで変化せず、信号Ｄ２が“Ｌ”→“Ｈ”に
変化した後には、期間６だけ遅延されてから、信号Ｄ１
が“Ｈ”→“Ｌ”に変化する。そのため、Ｐチャネルト
ランジスタ２がオフしてから、Ｐチャネルトランジスタ
１がオンするので、電源端子Ｖ１の電源から電源端子Ｖ
３の電源に流れる電流経路がなくなり、その結果、電源
端子Ｖ１−Ｖ３の電源間での貫通電流の発生がなくな
る。
【００２８】以上、図５のタイミングチャートの変化点
１について説明したが、他の変化点２，３，４，５につ
いても、夫々遅延期間８，９，７，１０により、Ｐチャ
ネルトランジスタ１，２及びＮチャネルトランジスタ
３，４のスイッチング時に発生する貫通電流の発生を解
消することができる。
１について説明したが、他の変化点２，３，４，５につ
いても、夫々遅延期間８，９，７，１０により、Ｐチャ
ネルトランジスタ１，２及びＮチャネルトランジスタ
３，４のスイッチング時に発生する貫通電流の発生を解
消することができる。
【００２９】図６に示すタイミングチャートは、制御信
号Ｃ，Ｍのデータを相互に異ならせた場合のものであ
る。図６のタイミングチャートも、図５のタイミングチ
ャートと同じように、各変化点１，２，３，４，５にお
いて、夫々遅延期間６，８，９，７，１０を図２の遅延
回路５１〜５４により付加することができるので、Ｐチ
ャネルトランジスタ１，２及びＮチャネルトランジスタ
３，４のスイッチング時に発生する貫通電流の発生を防
止することができる。
号Ｃ，Ｍのデータを相互に異ならせた場合のものであ
る。図６のタイミングチャートも、図５のタイミングチ
ャートと同じように、各変化点１，２，３，４，５にお
いて、夫々遅延期間６，８，９，７，１０を図２の遅延
回路５１〜５４により付加することができるので、Ｐチ
ャネルトランジスタ１，２及びＮチャネルトランジスタ
３，４のスイッチング時に発生する貫通電流の発生を防
止することができる。
【００３０】
【発明の効果】以上説明したように、本発明の液晶駆動
用ＩＣは、マルチプレクサ回路の制御信号を複数の遅延
回路で遅延することにより液晶駆動用電源に接続された
トランジスタ間での貫通電流をなくし、液晶駆動用電源
の消費電流を減少させることができるという効果を奏す
る。
用ＩＣは、マルチプレクサ回路の制御信号を複数の遅延
回路で遅延することにより液晶駆動用電源に接続された
トランジスタ間での貫通電流をなくし、液晶駆動用電源
の消費電流を減少させることができるという効果を奏す
る。
【図１】本発明の実施例に係る半導体集積回路を示すブ
ロック図である。
ロック図である。
【図２】図１に示した回路のマルチプレクサ及び遅延回
路の具体的構成を示す回路図である。
路の具体的構成を示す回路図である。
【図３】同じく本実施例のタイミングチャート図であ
る。
る。
【図４】同じく本実施例のタイミングチャート図であ
る。
る。
【図５】同じく本実施例のタイミングチャート図であ
る。
る。
【図６】同じく本実施例のタイミングチャート図であ
る。
る。
【図７】従来の半導体集積回路を示すブロック図であ
る。
る。
【図８】図７に示した回路のマルチプレクサを示す回路
図である。
図である。
【図９】従来回路の各部におけるタイミングチャート図
である。
である。
【図１０】同じく従来回路のタイミングチャート図であ
る。
る。
【図１１】同じく従来回路のタイミングチャート図であ
る。
る。
１，２；Ｐチャネルトランジスタ ３，４；Ｎチャネルトランジスタ ５，６，３６，３７，４７，４９；ＮＡＮＤゲート ７，８；ＮＯＲゲート ３０〜３５，４１〜４６；インバータゲート ５１〜５４；遅延回路
Claims (1)
- 【請求項１】 少なくともマルチプレクサ回路を内蔵し
た半導体集積回路において、前記マルチプレクサ回路の
制御信号の立ち上がり及び立ち下がり信号の変化点を遅
延させる遅延回路を有することを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23120691A JPH0546113A (ja) | 1991-08-16 | 1991-08-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23120691A JPH0546113A (ja) | 1991-08-16 | 1991-08-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546113A true JPH0546113A (ja) | 1993-02-26 |
Family
ID=16920007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23120691A Pending JPH0546113A (ja) | 1991-08-16 | 1991-08-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546113A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747979A (en) * | 1995-09-12 | 1998-05-05 | Sharp Kabushiki Kaisha | Multiple value voltage output circuit and liquid crystal display driving circuit |
| US6559677B2 (en) | 2000-11-21 | 2003-05-06 | Oki Electric Industry Co.., Ltd. | Driving circuit for LCD |
| JP2005024583A (ja) * | 2003-06-30 | 2005-01-27 | Renesas Technology Corp | 液晶駆動装置 |
| JP2006171301A (ja) * | 2004-12-15 | 2006-06-29 | Sony Corp | 表示装置 |
| JP2010277107A (ja) * | 2010-07-22 | 2010-12-09 | Renesas Electronics Corp | 液晶駆動装置 |
-
1991
- 1991-08-16 JP JP23120691A patent/JPH0546113A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747979A (en) * | 1995-09-12 | 1998-05-05 | Sharp Kabushiki Kaisha | Multiple value voltage output circuit and liquid crystal display driving circuit |
| US6559677B2 (en) | 2000-11-21 | 2003-05-06 | Oki Electric Industry Co.., Ltd. | Driving circuit for LCD |
| JP2005024583A (ja) * | 2003-06-30 | 2005-01-27 | Renesas Technology Corp | 液晶駆動装置 |
| TWI398841B (zh) * | 2003-06-30 | 2013-06-11 | Renesas Electronics Corp | 液晶驅動裝置 |
| JP2006171301A (ja) * | 2004-12-15 | 2006-06-29 | Sony Corp | 表示装置 |
| JP2010277107A (ja) * | 2010-07-22 | 2010-12-09 | Renesas Electronics Corp | 液晶駆動装置 |
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