JPS60220628A - 符号誤り検出回路 - Google Patents
符号誤り検出回路Info
- Publication number
- JPS60220628A JPS60220628A JP7789384A JP7789384A JPS60220628A JP S60220628 A JPS60220628 A JP S60220628A JP 7789384 A JP7789384 A JP 7789384A JP 7789384 A JP7789384 A JP 7789384A JP S60220628 A JPS60220628 A JP S60220628A
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- JP
- Japan
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- signal
- word
- circuit
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Links
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000001514 detection method Methods 0.000 claims 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は、ディジタル通信に用いられる１ワ一ドｍビッ
トの符号を１ワードｎビツトの符号に変換するｍ Ｂ
−ｎ Ｂ符号変換装置の受信符号誤り検出回路に関する
。
トの符号を１ワードｎビツトの符号に変換するｍ Ｂ
−ｎ Ｂ符号変換装置の受信符号誤り検出回路に関する
。
従来例誤り検出回路は、第２図に示すようにディスパリ
ティ情報デコード回路２１、前ステート記憶回路２３、
ステート遷移比較回路２２および誤り情報送出フリップ
フロップ２４、オアゲート２５．２６の構成要素が必要
であり、それぞれの構成要素を部品として構成されるの
で、回路規模が大きくなる欠点があった。
ティ情報デコード回路２１、前ステート記憶回路２３、
ステート遷移比較回路２２および誤り情報送出フリップ
フロップ２４、オアゲート２５．２６の構成要素が必要
であり、それぞれの構成要素を部品として構成されるの
で、回路規模が大きくなる欠点があった。
ここで、５Ｂ−６Ｂ符号変換装置に用いられる従来例符
号誤り検出回路を図および表に基づいて説明する。
号誤り検出回路を図および表に基づいて説明する。
第１図は、５Ｂ−６Ｂ符号変換装置にかかわるディスパ
リティ情報の遷移を示す状態遷移図で、符号ｄはディス
パリティ情報の値を、符号Ｘはディスパリティ情報が使
用規則に該当しない状態を示し、この図で符号１１．１
２および１３の状態遷移が行われるときに符号誤りがあ
るものとして検定される。すなわち、図のステート１で
ディスパリティ「＋２」の符号が受信されたとき、また
、ステート２でディスパリティ「−２」の符号が受信さ
れたとき、さらに、符号変換装置を支配する符号変換表
の使用規則に該当しない符号が受信されたときで、６ビ
ツト符号は符号誤りを有するものとして検定される。
リティ情報の遷移を示す状態遷移図で、符号ｄはディス
パリティ情報の値を、符号Ｘはディスパリティ情報が使
用規則に該当しない状態を示し、この図で符号１１．１
２および１３の状態遷移が行われるときに符号誤りがあ
るものとして検定される。すなわち、図のステート１で
ディスパリティ「＋２」の符号が受信されたとき、また
、ステート２でディスパリティ「−２」の符号が受信さ
れたとき、さらに、符号変換装置を支配する符号変換表
の使用規則に該当しない符号が受信されたときで、６ビ
ツト符号は符号誤りを有するものとして検定される。
第２図は、従来例符号誤り検出回路の構成を示すブロッ
ク構成図で、入力端子２７および２８のそれぞれには、
第１表に示す四種類のディスパリティ情報の内のいずれ
か一つのディスパリティ情報に対応る二進符号を構成す
る「２」ビットのビット信号のそれぞれが入力される。
ク構成図で、入力端子２７および２８のそれぞれには、
第１表に示す四種類のディスパリティ情報の内のいずれ
か一つのディスパリティ情報に対応る二進符号を構成す
る「２」ビットのビット信号のそれぞれが入力される。
ひきつづき、デコード回路２１で四種類の情報のうちい
ずれかの情報であるかが検出される。
ずれかの情報であるかが検出される。
まず、ディスパリティ「＋２」の符号であることが検出
されると、遷移比較回路２２で前のステートが記憶され
ているステート記憶回路２３の状態と比較される。この
ときに、前の状態がステート２である場合には、正常遷
移としてステート１に遷移し、ステート記憶回路２３の
内容をステート１に変更し、フリップフロップ２４をリ
セットする。また、前の状態がステー）１である場合に
は、不定状態に遷移し、フリップフロップ２４をセソト
シて、符号誤り情報が送出される。
されると、遷移比較回路２２で前のステートが記憶され
ているステート記憶回路２３の状態と比較される。この
ときに、前の状態がステート２である場合には、正常遷
移としてステート１に遷移し、ステート記憶回路２３の
内容をステート１に変更し、フリップフロップ２４をリ
セットする。また、前の状態がステー）１である場合に
は、不定状態に遷移し、フリップフロップ２４をセソト
シて、符号誤り情報が送出される。
次に、ディスパリティ「０」の符号であることが検出さ
れると、フリップフロップ２４がリセットされステート
記憶回路２３の内容は変更されない。
れると、フリップフロップ２４がリセットされステート
記憶回路２３の内容は変更されない。
次に、使用規則にあてはまらない符号であることが検出
されると、フリップフロップはセットされ、符号誤りＩ
Ｆｆ 報を送出するがステート記憶回路の内容は変更さ
れない。
されると、フリップフロップはセットされ、符号誤りＩ
Ｆｆ 報を送出するがステート記憶回路の内容は変更さ
れない。
本発明は、前述の欠点を除去するもので、簡単な回路に
て実現させたｍｌ３−ｎＢ符号変換装置の符号誤り検出
回路を提供することを目的とする。
て実現させたｍｌ３−ｎＢ符号変換装置の符号誤り検出
回路を提供することを目的とする。
本発明は、複数個のディスクリート部品に代り、ＲＯＭ
を用いて回路構成したもので、ＲＯＭ回路を備え、この
ＲＯＭ回路のアドレス入力には、人力する１ワ一ドｍビ
ット（ｍは複数）の情報信号を１ワードｎビツト（ｎは
ｍと異なる複数）の情報信号に変換する符号変換装置に
かかわる復号化回路から、現在時に入力する上記１ワー
ドｎビツトの情報信号にかかわるディスパリティ情報と
、このディスパリティ情報にかかわる情報信号より１ワ
一ド分過去時の情報信号に基づいて生成されたステート
情報とを生成する回路が接続され、上記ＲＯＭ回路には
、上記アドレス入力に対応する上記現在時に入力する１
ワードｎビツトの情報信号にかかわるステート情報と、
上記アドレス入力に対応した上記現在時に入力する１ワ
ードｎビツトの情報信号にかかわる誤り情報とがあらか
しめ書込まれたことを特徴とする。
を用いて回路構成したもので、ＲＯＭ回路を備え、この
ＲＯＭ回路のアドレス入力には、人力する１ワ一ドｍビ
ット（ｍは複数）の情報信号を１ワードｎビツト（ｎは
ｍと異なる複数）の情報信号に変換する符号変換装置に
かかわる復号化回路から、現在時に入力する上記１ワー
ドｎビツトの情報信号にかかわるディスパリティ情報と
、このディスパリティ情報にかかわる情報信号より１ワ
一ド分過去時の情報信号に基づいて生成されたステート
情報とを生成する回路が接続され、上記ＲＯＭ回路には
、上記アドレス入力に対応する上記現在時に入力する１
ワードｎビツトの情報信号にかかわるステート情報と、
上記アドレス入力に対応した上記現在時に入力する１ワ
ードｎビツトの情報信号にかかわる誤り情報とがあらか
しめ書込まれたことを特徴とする。
以下、本発明実施例回路を図に基づいて説明する。第３
図は、この実施例回路の構成を示すブロック構成図であ
る。
図は、この実施例回路の構成を示すブロック構成図であ
る。
まず、この実施例回路の構成を第３図に基づいて説明す
る。この実施例回路は、入力端子３３および３４と、入
力ランチ回路３１と、ＲＯＭ３２と、出力端子３５とで
構成され、入力端子３３は入力ランチ回路３１の第一の
入力に接続され、入力端子３４は入力ランチ回路３１の
第二の入力に接続され、ＲＯＭ３２の第二の出力は入力
ランチ回路３１の第三の入力に接続され、入力ラッチ回
路３１の第一の出力はＲＯＭ３２の第一の入力に接続さ
れ１、入力ランチ回路３１の第二の出力はＲＯＭ３２の
第二の入力に接続され、入力ランチ回路３１の第三の出
力はＲＯＭ３２の第三の入力に接続され、ＲＯＭ３２の
第一の出力は出力端子３５に接続される。
る。この実施例回路は、入力端子３３および３４と、入
力ランチ回路３１と、ＲＯＭ３２と、出力端子３５とで
構成され、入力端子３３は入力ランチ回路３１の第一の
入力に接続され、入力端子３４は入力ランチ回路３１の
第二の入力に接続され、ＲＯＭ３２の第二の出力は入力
ランチ回路３１の第三の入力に接続され、入力ラッチ回
路３１の第一の出力はＲＯＭ３２の第一の入力に接続さ
れ１、入力ランチ回路３１の第二の出力はＲＯＭ３２の
第二の入力に接続され、入力ランチ回路３１の第三の出
力はＲＯＭ３２の第三の入力に接続され、ＲＯＭ３２の
第一の出力は出力端子３５に接続される。
次に、この実施例装置の動作を第３図および第２表に基
づいて説明する。ここで、第１表に示すディスパリティ
情報に対応する二進符号の一方を信号Ａ。とじ、他方を
信号Ａ１とし、ＲＯＭ３２の出力信号のうち符号誤り情
報の有無を示すバイナリ信号を信号Ｄ０とし、ステート
情報を示すバイナリ信号を信号り、とし、信号り。の値
が「ｏ」のときは誤りなし状態に、信号り。の値が「１
」のときは誤りあり状態に、また、信号り、の値がｒｌ
Ｊのときはステートｌに、信号ＤＩの値が「０」のとき
はステート２にそれぞれ対応するものとする。また、信
号Ａ２は前ワードのステート情報Ｄ１である。
づいて説明する。ここで、第１表に示すディスパリティ
情報に対応する二進符号の一方を信号Ａ。とじ、他方を
信号Ａ１とし、ＲＯＭ３２の出力信号のうち符号誤り情
報の有無を示すバイナリ信号を信号Ｄ０とし、ステート
情報を示すバイナリ信号を信号り、とし、信号り。の値
が「ｏ」のときは誤りなし状態に、信号り。の値が「１
」のときは誤りあり状態に、また、信号り、の値がｒｌ
Ｊのときはステートｌに、信号ＤＩの値が「０」のとき
はステート２にそれぞれ対応するものとする。また、信
号Ａ２は前ワードのステート情報Ｄ１である。
ＲＯＭ３２のアドレス信号として信号Ａｏ、信号ＡＩお
よび信号Ａ２の組合せ信号を与えられると、信号り。お
よび信号Ｄ１が出力される。この出力り、は第２表に示
すように前述の従来例装置で生成される出力と一致する
。
よび信号Ａ２の組合せ信号を与えられると、信号り。お
よび信号Ｄ１が出力される。この出力り、は第２表に示
すように前述の従来例装置で生成される出力と一致する
。
第２表
この実施例装置では５ビット６ビソト符号変換装置にか
かわる信号が処理されているが、「５」および「６」以
外の複数ｍと複数ｍと異なる複数ｎの符号変換装置にか
がゎる信号についても、本発明を実施することができる
。
かわる信号が処理されているが、「５」および「６」以
外の複数ｍと複数ｍと異なる複数ｎの符号変換装置にか
がゎる信号についても、本発明を実施することができる
。
本発明は、以上説明したように、ディスクリート部品で
構成される従来例装置に比較して、構造が簡単であるの
で、装置のコストを低減する効果がある。
構成される従来例装置に比較して、構造が簡単であるの
で、装置のコストを低減する効果がある。
第１図は５ビット−６ビツト符号変換装置にかかわるデ
ィスパリティ情報の状態遷移図。 第２図は従来例回路の構成を示すブロック構成図。 第３図は本発明実施例回路の構成を示すブロック構成図
。 １・・・使用規則にない符号受信時の出力、２・・・デ
ィスパリティ「＋２」符号受信時の出力、３・・・ディ
スパリティ「−２」符号受信時の出力、４・・・ディス
パリティ「０」符号受信時の出力、２１・・・ディスパ
リティ情報デコード回路、２２・・・ステート遷移比較
回路、２３・・・前ステート記憶回路、２４・・・誤り
符号送出フリップフロップ、２５．２６・・・オアゲー
ト、２７．２８．３３．３４・・・入力端子、２９．３
５・・・出力端子、３１・・・入力ランチ回路、３２・
・・ＲＯＭ。
ィスパリティ情報の状態遷移図。 第２図は従来例回路の構成を示すブロック構成図。 第３図は本発明実施例回路の構成を示すブロック構成図
。 １・・・使用規則にない符号受信時の出力、２・・・デ
ィスパリティ「＋２」符号受信時の出力、３・・・ディ
スパリティ「−２」符号受信時の出力、４・・・ディス
パリティ「０」符号受信時の出力、２１・・・ディスパ
リティ情報デコード回路、２２・・・ステート遷移比較
回路、２３・・・前ステート記憶回路、２４・・・誤り
符号送出フリップフロップ、２５．２６・・・オアゲー
ト、２７．２８．３３．３４・・・入力端子、２９．３
５・・・出力端子、３１・・・入力ランチ回路、３２・
・・ＲＯＭ。
Claims (1)
- 【特許請求の範囲】 １）ＲＯＭ回路を備え、 このＲＯＭ回路のアドレス人力には、 入力する１ワ一ドｍビット（ｍは複数）の情報信号を１
ワードｎピント（ｎはｍと異なる複数）の情報体ぢに変
換する符号変換装置にかかわる復号化回路から、現在時
に入力する上記１ワードｎビツトの情報信号にかかわる
ディスパリティ情報と、 このディスパリティ情報にかかわる情報信号より１ワ一
ド分過去時の情報信号に基づいて生成されたステート情
報とを生成する回路が接続され、上記ＲＯＭ回路には、 上記アドレス入力に対応する上記現在時に人力する１ワ
ードｎビツトの情報信号にかかわるステート情報と、 上記アドレス入力に対応した上記現在時に入力する１ワ
ードｎビツトの情報信号にかかわる誤り情報と があらかじめ書込まれたことを特徴とする符号誤り検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7789384A JPS60220628A (ja) | 1984-04-18 | 1984-04-18 | 符号誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7789384A JPS60220628A (ja) | 1984-04-18 | 1984-04-18 | 符号誤り検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60220628A true JPS60220628A (ja) | 1985-11-05 |
| JPH0241214B2 JPH0241214B2 (ja) | 1990-09-17 |
Family
ID=13646754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7789384A Granted JPS60220628A (ja) | 1984-04-18 | 1984-04-18 | 符号誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60220628A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0253328A (ja) * | 1988-08-18 | 1990-02-22 | Nec Corp | 符号化回路 |
-
1984
- 1984-04-18 JP JP7789384A patent/JPS60220628A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0253328A (ja) * | 1988-08-18 | 1990-02-22 | Nec Corp | 符号化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241214B2 (ja) | 1990-09-17 |
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