JPS6240738B2 - - Google Patents
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- Publication number
- JPS6240738B2 JPS6240738B2 JP57016507A JP1650782A JPS6240738B2 JP S6240738 B2 JPS6240738 B2 JP S6240738B2 JP 57016507 A JP57016507 A JP 57016507A JP 1650782 A JP1650782 A JP 1650782A JP S6240738 B2 JPS6240738 B2 JP S6240738B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- signals
- control signals
- control signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/085—Error detection or correction by redundancy in data representation, e.g. by using checking codes using codes with inherent redundancy, e.g. n-out-of-m codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Error Detection And Correction (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
〔技術分野〕
本発明は相互に排他的なＮ個の制御信号のうち
の２以上がオンであるか否かを検査する誤り検査
に関するものである。 〔先行技術〕 米国特許第4020460号明細書には、Ｎ個の制御
信号のうちの２以上がオンであるか否か及びすべ
ての制御信号がオフであるか否かを検査する手段
が開示されている。多くの場合、すべての制御信
号がオフであつても誤りでないことがあるが、上
記米国特許に開示されているようなＮ者択一検査
器では、すべての制御信号がオフである状態が有
効か無効かを区別できない。 〔本発明の要約〕 本発明の目的は、検査されるべきＮ個の制御信
号のすべてがオフの場合にそのような状態が有効
か無効かを明確に区別できる新規な誤り検出方式
を提供することにある。 本発明においては、Ｎ個の制御信号Ｆ１〜FN
の誤りを検出するために１つの付加制御信号Ｘ＝
１・２・……・が発生され、Ｆ１〜FNと
共に誤り検出器へ送られる。誤り検出器は、これ
らの制御信号Ｆ１〜FN及びＸのうちの２以上が
オンのとき又はすべてがオフのときに誤りを表示
する。制御信号Ｆ１〜FN及びＸが多数の異なつ
た論理パツケージを通過する場合、パツケージ間
の接続を減らすためにこれらの制御信号を部分的
に符号化することができる。誤り検出はこのよう
な符号化された信号に対してなされる。 〔実施例の説明〕 第１図は４つの論理変数Ａ，Ｂ，Ｃ及びＤ並び
にその補数，，及びから４つの補数化さ
れた制御信号１，２，３及び４並びに１
つの補数化された付加制御信号を発生する回路
を示したものである。制御信号Ｆ１〜Ｆ４及び付
加制御信号Ｘを表わす論理式は次の通りである。 F1＝・・・＋・Ｂ・・Ｄ F2＝・・Ｃ・＋・Ｂ・・＋・Ｂ・Ｃ・＝・Ｂ・＋・Ｃ・ F3＝・・・Ｄ＋・・Ｃ・Ｄ＋Ａ・・・Ｄ＋Ａ・・Ｃ・Ｄ＋Ａ・Ｂ・Ｃ・Ｄ ＝・Ｄ＋Ａ・Ｃ・Ｄ F4＝Ａ・・Ｃ・＋Ａ・Ｂ・・＋Ａ・Ｂ・・Ｄ＋Ａ・Ｂ・Ｃ・ ＝Ａ・Ｂ・＋Ａ・Ｃ・ Ｘ＝・Ｂ・Ｃ・Ｄ＋Ａ・・・ 論理変数Ａ〜Ｄの最小項はＡ・Ｂ・Ｃ・Ｄから
・・・まで16個あるが、そのうちの14個
が制御信号Ｆ１〜Ｆ４の発生に使用されている。
不使用の最小項即ち・Ｂ・Ｃ・Ｄ及びＡ・・
・は、制御信号Ｆ１〜Ｆ４がすべてオフの場
合の論理変数Ａ〜Ｄの有効な組合わせを表わして
おり、且つこれらだけが有効である。本発明にお
いては、これらの不使用の最小項の論理和をとる
ことによつて付加制御信号Ｘが発生され得る。云
い換えれば、Ｘは１・２・３・４に等し
い。このようにすると、制御信号Ｆ１〜Ｆ４及び
付加制御信号Ｘには論理変数Ａ〜Ｄのすべての最
小項が含まれることになる。 第１図に示した論理回路１０は、上の５つの式
をNAND回路１２及びANDドツト１４で実現す
ることによつて補数化された制御信号１〜４
及びを発生する最小化論理回路である。論理回
路１０の出力１〜４及びは誤り検出器１６
へ供給される。この誤り検出器１６は従来のもの
でよく、例えば1975年１月に発行されたIBM
Technical Disclosure Bulletinの2432頁に記載さ
れているような多重選択検出器又は上記米国特許
の検出器を用いてもよい。誤り検出器１６は信号
Ｘ及びＦ１〜Ｆ４のうちの２以上がオンのとき又
はすべてがオフのときに誤りを表示する。 複数の信号を或る回路要素から別の回路要素へ
送る場合には、これらの信号を符号化すると回路
要素間の配線を減らすことができる。更に、符号
化が適切であれば、符号化された信号に対して上
述のような誤り検査を行なえる。第２図は信号Ｆ
１〜Ｆ４及びＸを４ビツト符号へ符号化した後に
誤り検査を行なう回路例を示したもので、信号Ｆ
１〜Ｆ４及びＸと４ビツト符号を構成する信号Ｑ
０〜Ｑ３との間の関係は次の通りである。
の２以上がオンであるか否かを検査する誤り検査
に関するものである。 〔先行技術〕 米国特許第4020460号明細書には、Ｎ個の制御
信号のうちの２以上がオンであるか否か及びすべ
ての制御信号がオフであるか否かを検査する手段
が開示されている。多くの場合、すべての制御信
号がオフであつても誤りでないことがあるが、上
記米国特許に開示されているようなＮ者択一検査
器では、すべての制御信号がオフである状態が有
効か無効かを区別できない。 〔本発明の要約〕 本発明の目的は、検査されるべきＮ個の制御信
号のすべてがオフの場合にそのような状態が有効
か無効かを明確に区別できる新規な誤り検出方式
を提供することにある。 本発明においては、Ｎ個の制御信号Ｆ１〜FN
の誤りを検出するために１つの付加制御信号Ｘ＝
１・２・……・が発生され、Ｆ１〜FNと
共に誤り検出器へ送られる。誤り検出器は、これ
らの制御信号Ｆ１〜FN及びＸのうちの２以上が
オンのとき又はすべてがオフのときに誤りを表示
する。制御信号Ｆ１〜FN及びＸが多数の異なつ
た論理パツケージを通過する場合、パツケージ間
の接続を減らすためにこれらの制御信号を部分的
に符号化することができる。誤り検出はこのよう
な符号化された信号に対してなされる。 〔実施例の説明〕 第１図は４つの論理変数Ａ，Ｂ，Ｃ及びＤ並び
にその補数，，及びから４つの補数化さ
れた制御信号１，２，３及び４並びに１
つの補数化された付加制御信号を発生する回路
を示したものである。制御信号Ｆ１〜Ｆ４及び付
加制御信号Ｘを表わす論理式は次の通りである。 F1＝・・・＋・Ｂ・・Ｄ F2＝・・Ｃ・＋・Ｂ・・＋・Ｂ・Ｃ・＝・Ｂ・＋・Ｃ・ F3＝・・・Ｄ＋・・Ｃ・Ｄ＋Ａ・・・Ｄ＋Ａ・・Ｃ・Ｄ＋Ａ・Ｂ・Ｃ・Ｄ ＝・Ｄ＋Ａ・Ｃ・Ｄ F4＝Ａ・・Ｃ・＋Ａ・Ｂ・・＋Ａ・Ｂ・・Ｄ＋Ａ・Ｂ・Ｃ・ ＝Ａ・Ｂ・＋Ａ・Ｃ・ Ｘ＝・Ｂ・Ｃ・Ｄ＋Ａ・・・ 論理変数Ａ〜Ｄの最小項はＡ・Ｂ・Ｃ・Ｄから
・・・まで16個あるが、そのうちの14個
が制御信号Ｆ１〜Ｆ４の発生に使用されている。
不使用の最小項即ち・Ｂ・Ｃ・Ｄ及びＡ・・
・は、制御信号Ｆ１〜Ｆ４がすべてオフの場
合の論理変数Ａ〜Ｄの有効な組合わせを表わして
おり、且つこれらだけが有効である。本発明にお
いては、これらの不使用の最小項の論理和をとる
ことによつて付加制御信号Ｘが発生され得る。云
い換えれば、Ｘは１・２・３・４に等し
い。このようにすると、制御信号Ｆ１〜Ｆ４及び
付加制御信号Ｘには論理変数Ａ〜Ｄのすべての最
小項が含まれることになる。 第１図に示した論理回路１０は、上の５つの式
をNAND回路１２及びANDドツト１４で実現す
ることによつて補数化された制御信号１〜４
及びを発生する最小化論理回路である。論理回
路１０の出力１〜４及びは誤り検出器１６
へ供給される。この誤り検出器１６は従来のもの
でよく、例えば1975年１月に発行されたIBM
Technical Disclosure Bulletinの2432頁に記載さ
れているような多重選択検出器又は上記米国特許
の検出器を用いてもよい。誤り検出器１６は信号
Ｘ及びＦ１〜Ｆ４のうちの２以上がオンのとき又
はすべてがオフのときに誤りを表示する。 複数の信号を或る回路要素から別の回路要素へ
送る場合には、これらの信号を符号化すると回路
要素間の配線を減らすことができる。更に、符号
化が適切であれば、符号化された信号に対して上
述のような誤り検査を行なえる。第２図は信号Ｆ
１〜Ｆ４及びＸを４ビツト符号へ符号化した後に
誤り検査を行なう回路例を示したもので、信号Ｆ
１〜Ｆ４及びＸと４ビツト符号を構成する信号Ｑ
０〜Ｑ３との間の関係は次の通りである。
【表】
【表】
上の真理値表においては、Ｑ０〜Ｑ３のうちの
２つが“１”である６つの組合わせのうちの５つ
が使用されている。残りの組合わせは符号化にお
いて無視され、従つて無効な組合わせを表わして
いる。上の４つの論理式によつて表わされるＱ０
〜Ｑ３はNAND回路２０から成る符号化器１８か
ら発生される。符号化器１８は、第１図に示した
ような論理回路１０とＱ０〜Ｑ３の組合わせが有
効か否か（上表参照）を検査する誤り検出器２２
との間に接続されている。２４は符号化器１８の
出力Ｑ０〜Ｑ３を受取る回路要素である。誤り検
出器２２による誤り検査は次の論理式に従つて行
なわれる。 誤り＝0・2＋1・3・（0＋2）＋Q1・Q3＋Q0・Q2・（Q1＋Q3） 誤り検出器２２は、Ｆ１，Ｆ２，Ｆ３，Ｆ４又
はＸの単一誤り（Ｑ０〜Ｑ４の単一誤り）を検出
できることがわかる。 図示の例では、回路要素間の配線の節約は１本
に過ぎないが、もつと多くすることも可能であ
る。一般にＫビツトのうちの２ビツトが“１”で
ある組合わせを用いて部分符号化を行なえば、誤
りを完全に検査することができる。例えば、信号
Ｘを含む６個までの信号は、４ビツトのうちの２
ビツトが“１”である組合わせを６個用いること
によつて４個の信号へ符号化され得る。同様に、
５ビツトのうちの２ビツトが“１”である組合わ
せを10個用いれば、10個までの信号を５個の信号
へ符号化することができ、６ビツトのうちの２ビ
ツトが“１”である組合わせを15個用いれば、15
個までの信号を６個の信号へ符号化することがで
きる。６ビツトのうちの３ビツトが“１”である
組合わせを用いれば、20個までの信号を符号化で
きるが、符号化器及び誤り検出器が複雑になるの
で余り好ましくない。
２つが“１”である６つの組合わせのうちの５つ
が使用されている。残りの組合わせは符号化にお
いて無視され、従つて無効な組合わせを表わして
いる。上の４つの論理式によつて表わされるＱ０
〜Ｑ３はNAND回路２０から成る符号化器１８か
ら発生される。符号化器１８は、第１図に示した
ような論理回路１０とＱ０〜Ｑ３の組合わせが有
効か否か（上表参照）を検査する誤り検出器２２
との間に接続されている。２４は符号化器１８の
出力Ｑ０〜Ｑ３を受取る回路要素である。誤り検
出器２２による誤り検査は次の論理式に従つて行
なわれる。 誤り＝0・2＋1・3・（0＋2）＋Q1・Q3＋Q0・Q2・（Q1＋Q3） 誤り検出器２２は、Ｆ１，Ｆ２，Ｆ３，Ｆ４又
はＸの単一誤り（Ｑ０〜Ｑ４の単一誤り）を検出
できることがわかる。 図示の例では、回路要素間の配線の節約は１本
に過ぎないが、もつと多くすることも可能であ
る。一般にＫビツトのうちの２ビツトが“１”で
ある組合わせを用いて部分符号化を行なえば、誤
りを完全に検査することができる。例えば、信号
Ｘを含む６個までの信号は、４ビツトのうちの２
ビツトが“１”である組合わせを６個用いること
によつて４個の信号へ符号化され得る。同様に、
５ビツトのうちの２ビツトが“１”である組合わ
せを10個用いれば、10個までの信号を５個の信号
へ符号化することができ、６ビツトのうちの２ビ
ツトが“１”である組合わせを15個用いれば、15
個までの信号を６個の信号へ符号化することがで
きる。６ビツトのうちの３ビツトが“１”である
組合わせを用いれば、20個までの信号を符号化で
きるが、符号化器及び誤り検出器が複雑になるの
で余り好ましくない。
第１図は本発明の一実施例を示す回路ブロツク
図、第２図は本発明の他の実施例を示す回路ブロ
ツク図である。 １０……論理回路、１２……NAND回路、１４
……ANDドツト、１６……誤り検出器。
図、第２図は本発明の他の実施例を示す回路ブロ
ツク図である。 １０……論理回路、１２……NAND回路、１４
……ANDドツト、１６……誤り検出器。
Claims (1)
- 【特許請求の範囲】 １ 複数の入力信号のうちの２以上がオンのとき
又はすべてがオフのときに誤りを表示する誤り検
出器を用いた誤り検出方式にして、 検査されるべきＮ個の制御信号Ｆ１，Ｆ２，…
…，FNの他に、Ｘ＝１・２・……・で表
わされる付加制御信号Ｘを発生して、該付加制御
信号Ｘを前記Ｎ個の制御信号Ｆ１，Ｆ２，……，
FNと共に前記誤り検出器へ入力するようにした
ことを特徴とする誤り検出方式。 ２ 一組の論理変数の最小項を選択的に組合わせ
ることによつて前記Ｎ個の制御信号を発生し、該
発生に使用されなかつた残りの最小項をすべて組
合わせることによつて前記付加制御信号を発生す
る論理回路を用いた特許請求の範囲第１項記載の
誤り検出方式。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/249,808 US4380813A (en) | 1981-04-01 | 1981-04-01 | Error checking of mutually-exclusive control signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57166653A JPS57166653A (en) | 1982-10-14 |
| JPS6240738B2 true JPS6240738B2 (ja) | 1987-08-29 |
Family
ID=22945093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57016507A Granted JPS57166653A (en) | 1981-04-01 | 1982-02-05 | Error detection system |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4380813A (ja) |
| EP (1) | EP0061616B1 (ja) |
| JP (1) | JPS57166653A (ja) |
| DE (1) | DE3275689D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120954B2 (ja) * | 1988-01-18 | 1995-12-20 | 日本電気株式会社 | デコーダのエラー検出回路 |
| JPH03189736A (ja) * | 1989-12-19 | 1991-08-19 | Nec Corp | 選択回路の障害検出方式 |
| US20050009514A1 (en) * | 2003-07-08 | 2005-01-13 | Ajit Mathews | Resource efficient content management and delivery without using a file system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1226040A (ja) * | 1968-10-21 | 1971-03-24 | ||
| US3886520A (en) * | 1974-04-03 | 1975-05-27 | Sperry Rand Corp | Checking circuit for a 1-out-of-n decoder |
| US4020460A (en) * | 1975-11-13 | 1977-04-26 | Ibm Corporation | Method and apparatus of checking to determine if a signal is present on more than one of n lines |
| US4087786A (en) * | 1976-12-08 | 1978-05-02 | Bell Telephone Laboratories, Incorporated | One-bit-out-of-N-bit checking circuit |
-
1981
- 1981-04-01 US US06/249,808 patent/US4380813A/en not_active Expired - Fee Related
-
1982
- 1982-02-05 JP JP57016507A patent/JPS57166653A/ja active Granted
- 1982-03-09 DE DE8282101864T patent/DE3275689D1/de not_active Expired
- 1982-03-09 EP EP82101864A patent/EP0061616B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3275689D1 (en) | 1987-04-16 |
| EP0061616B1 (en) | 1987-03-11 |
| JPS57166653A (en) | 1982-10-14 |
| EP0061616A3 (en) | 1984-08-01 |
| EP0061616A2 (en) | 1982-10-06 |
| US4380813A (en) | 1983-04-19 |
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