JPS60223331A - 差分変調器 - Google Patents
差分変調器Info
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- JPS60223331A JPS60223331A JP7949684A JP7949684A JPS60223331A JP S60223331 A JPS60223331 A JP S60223331A JP 7949684 A JP7949684 A JP 7949684A JP 7949684 A JP7949684 A JP 7949684A JP S60223331 A JPS60223331 A JP S60223331A
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- Japan
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Links
- 238000005070 sampling Methods 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000006243 chemical reaction Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は低周波のアナログ信号を比較的高速のディジタ
ル信号に符号化する装置に関する。
ル信号に符号化する装置に関する。
（従来技術とその問題点）
従来低周波のアナログ信号をディジタル信号に変換する
とき、被変換アナログ信号の最大周波数の２倍から３倍
程度のサンプリング周波数で、分解能の高いＡ／Ｄ変換
を行うのが通常であった。
とき、被変換アナログ信号の最大周波数の２倍から３倍
程度のサンプリング周波数で、分解能の高いＡ／Ｄ変換
を行うのが通常であった。
このときサンプリング周波数の１／２以上の周波数を有
する信号は雑音としてディジタル信号に混入するため、
変換に際してあらかじめ高精度の帯域制限フィルタをと
うしてサンプリング周波数の１／２以上の信号を充分減
衰させてからＡ／Ｄ変換が行われてきた。しかしこの帯
域制限フィルタを精度よく作ることは非常に困難である
。そこで近年簡単なＡ／Ｄ変換器で信号周波数より充分
高いサンプリング周波数でＡ／Ｄ変換した後ディジタル
フィルタによって信号成分だけを抽出する方法が検討さ
れている。ディジタルフィルタはクロタシグマ変調があ
る。デルタシグマ変調は第１図にブロック図で示される
ように、アナログ加算器２、積分器３、電圧比較器４、
リファレンス電圧発生器６を直列に接続してループを構
成することにより実現される。ここでリファレンス電圧
発生器は端子５のコード出力が”１”のときはリファレ
ンス電圧として入力信号の最小電圧値として設計した電
圧を発止し、コード出力が１０”のときは入力信号の最
大値として設計した電圧を発生する。
する信号は雑音としてディジタル信号に混入するため、
変換に際してあらかじめ高精度の帯域制限フィルタをと
うしてサンプリング周波数の１／２以上の信号を充分減
衰させてからＡ／Ｄ変換が行われてきた。しかしこの帯
域制限フィルタを精度よく作ることは非常に困難である
。そこで近年簡単なＡ／Ｄ変換器で信号周波数より充分
高いサンプリング周波数でＡ／Ｄ変換した後ディジタル
フィルタによって信号成分だけを抽出する方法が検討さ
れている。ディジタルフィルタはクロタシグマ変調があ
る。デルタシグマ変調は第１図にブロック図で示される
ように、アナログ加算器２、積分器３、電圧比較器４、
リファレンス電圧発生器６を直列に接続してループを構
成することにより実現される。ここでリファレンス電圧
発生器は端子５のコード出力が”１”のときはリファレ
ンス電圧として入力信号の最小電圧値として設計した電
圧を発止し、コード出力が１０”のときは入力信号の最
大値として設計した電圧を発生する。
その動作は、入力端１から入力される電圧とリファレン
ス電圧発生器６により出力される電圧を加え、それまで
積分器３により積算されてきた電圧と累算した結果を比
較器により比較し、正であれば工”を出力し、負であれ
ば”０″を出力する。
ス電圧発生器６により出力される電圧を加え、それまで
積分器３により積算されてきた電圧と累算した結果を比
較器により比較し、正であれば工”を出力し、負であれ
ば”０″を出力する。
このようにして１ビツトの符号化が行われる。この符号
化方式によれば、例えば３．４ＫＨｚの電話信号を１２
ビット精度で符号化するためには数■ｈ以上のサンプリ
ングが必要となり、非常な高速動作が要求される。
化方式によれば、例えば３．４ＫＨｚの電話信号を１２
ビット精度で符号化するためには数■ｈ以上のサンプリ
ングが必要となり、非常な高速動作が要求される。
（発明の目的）
本発明の第一の目的は少ない付加素子により、この高す
ぎて実現困難なりロック周波数を１／２７′に減少せし
める手段を提供するものである。このことは集積回路の
回路設計を容易ならしめると供に一般にクロック周波数
に比例して増大する消費電力も１／２ に減少せしめる
効果をあわせ持つ。
ぎて実現困難なりロック周波数を１／２７′に減少せし
める手段を提供するものである。このことは集積回路の
回路設計を容易ならしめると供に一般にクロック周波数
に比例して増大する消費電力も１／２ に減少せしめる
効果をあわせ持つ。
本発明の第二の目的は集積回路化に適した回路構成を提
供することである。
供することである。
（発明の構成）
本発明は、被変調信号を入力してこの入力に比例した電
荷に変換する手段と、この被変調信号の最大振幅に相当
する電荷量の２分の１で各々正および負の電荷を供給す
る手段と、この３つの電荷をそれまでに貯えられていた
電荷と積分加算してその結果を電圧に変換する手段と、
前記最大振幅の１／２に対応した電荷で正の電荷だけが
前記積分加算する手段に供給されたとき出力される電圧
の１／２の電圧を発生する手段と、前記最大振幅の１／
２に対応した電荷で負の電荷だけが前記積分加算する手
段に供給されたとき出力される電圧の１／２の電圧を発
生する手段と、前記積分手段の出力と前記正の１／２の
電圧を比較する手段と、前記積分手段の出力と前記負の
１／２の電圧を比較する手段と、この２つの比較を行う
出段からの出力結果により前記正負１／２の電荷を加算
するか否かを制御する手段とを有することを特徴とする
差分変調器にある。
荷に変換する手段と、この被変調信号の最大振幅に相当
する電荷量の２分の１で各々正および負の電荷を供給す
る手段と、この３つの電荷をそれまでに貯えられていた
電荷と積分加算してその結果を電圧に変換する手段と、
前記最大振幅の１／２に対応した電荷で正の電荷だけが
前記積分加算する手段に供給されたとき出力される電圧
の１／２の電圧を発生する手段と、前記最大振幅の１／
２に対応した電荷で負の電荷だけが前記積分加算する手
段に供給されたとき出力される電圧の１／２の電圧を発
生する手段と、前記積分手段の出力と前記正の１／２の
電圧を比較する手段と、前記積分手段の出力と前記負の
１／２の電圧を比較する手段と、この２つの比較を行う
出段からの出力結果により前記正負１／２の電荷を加算
するか否かを制御する手段とを有することを特徴とする
差分変調器にある。
（構成の詳細な説明）
本発明の基本的動作を第２図を用いて説明する。
信号入力端子１１＃こより入力された電圧信号はこれに
比例する電荷に変換する手段１８により電荷の形で加算
器１２に印加される。一方比較器１４−１および１４−
２の出力により制御される最大入力信号振幅の１／２の
電圧に対応した正負の電荷を発生ずる手段１６−１およ
び１６−２から供給される電荷も加算器１２に印加され
る。この加算結果は積分器１３によりそれまで貯えられ
ていた電荷と加算され、結果を電圧として比較器１４−
１および１４−２に供給される。比較器１４−１は積分
器出力電圧が入力の最大振幅の中心を零とし、最大値を
ｖｐ最小値を−Ｖｐ としたとき７７９以上であるか否
かを判別して以上であれば１１１１を出力し、以下であ
れば”０″を出力する。端子１７−１はこの■ｐ／２を
発生する手段に接続される。また、比較器１４−２は、
積分器出力電圧が一１ｖｐ以下であるか否かを判別して
以下であれば１″を出力し、以上であればＯ”を出力す
る。この比較器の出力は、端子１５−１および１５−２
よりディジタル信号処理用の符号として出力されると供
にそれぞれ前記負および正の電荷を発生する手段に供給
される。したがって積分器の出力がｌ／２Ｖｐを越えた
場合には−Ｖｐに相当する電荷が加算器に加えられ、−
１／２ｖｐ以下になったときは＋Ｖｐに相当する電荷が
加算器に加えられる。そして出力が一１／２Ｖｐから１
／２Ｖｐでは入力信号だけが積分器に供給される。この
ようにしてこのフィードバックループは積分器出力で±
１ ／２ Ｖ ｐを越えないように動作する。従来回路
によるとこれが±Ｖｐであるので変換出力の雑音電圧が
１／２に減少することが期待できる。一般にデルタシグ
マ変調器の単位帯域幅あたりの雑音電圧は、最大入力電
圧で本方式によればロー雑音レベルを得るのにクロック
周波数を１／２Ｊに減することができる。
比例する電荷に変換する手段１８により電荷の形で加算
器１２に印加される。一方比較器１４−１および１４−
２の出力により制御される最大入力信号振幅の１／２の
電圧に対応した正負の電荷を発生ずる手段１６−１およ
び１６−２から供給される電荷も加算器１２に印加され
る。この加算結果は積分器１３によりそれまで貯えられ
ていた電荷と加算され、結果を電圧として比較器１４−
１および１４−２に供給される。比較器１４−１は積分
器出力電圧が入力の最大振幅の中心を零とし、最大値を
ｖｐ最小値を−Ｖｐ としたとき７７９以上であるか否
かを判別して以上であれば１１１１を出力し、以下であ
れば”０″を出力する。端子１７−１はこの■ｐ／２を
発生する手段に接続される。また、比較器１４−２は、
積分器出力電圧が一１ｖｐ以下であるか否かを判別して
以下であれば１″を出力し、以上であればＯ”を出力す
る。この比較器の出力は、端子１５−１および１５−２
よりディジタル信号処理用の符号として出力されると供
にそれぞれ前記負および正の電荷を発生する手段に供給
される。したがって積分器の出力がｌ／２Ｖｐを越えた
場合には−Ｖｐに相当する電荷が加算器に加えられ、−
１／２ｖｐ以下になったときは＋Ｖｐに相当する電荷が
加算器に加えられる。そして出力が一１／２Ｖｐから１
／２Ｖｐでは入力信号だけが積分器に供給される。この
ようにしてこのフィードバックループは積分器出力で±
１ ／２ Ｖ ｐを越えないように動作する。従来回路
によるとこれが±Ｖｐであるので変換出力の雑音電圧が
１／２に減少することが期待できる。一般にデルタシグ
マ変調器の単位帯域幅あたりの雑音電圧は、最大入力電
圧で本方式によればロー雑音レベルを得るのにクロック
周波数を１／２Ｊに減することができる。
（実施例）
本発明を集積回路化する、より詳しい回路例を第３図に
示す。本図中８１から８１２ はスイッチ素子でφ１と
ψ２なるお互いに同時には導通しない逆位相のクロック
で駆動される。信号は端子２１から入力されφ、で２１
と接続されφ、で接地されるスイッチＳ２をとうして蓄
電器Ｃ１の片方の電極に至る。Ｃ１のも゛う片方の電極
はφ１で接地されφ、で演算増幅器２３の負入力端子に
接続されるスイッチＳ１と接続されることにより入力電
圧に比例した電荷に変換する手段が構成される。
示す。本図中８１から８１２ はスイッチ素子でφ１と
ψ２なるお互いに同時には導通しない逆位相のクロック
で駆動される。信号は端子２１から入力されφ、で２１
と接続されφ、で接地されるスイッチＳ２をとうして蓄
電器Ｃ１の片方の電極に至る。Ｃ１のも゛う片方の電極
はφ１で接地されφ、で演算増幅器２３の負入力端子に
接続されるスイッチＳ１と接続されることにより入力電
圧に比例した電荷に変換する手段が構成される。
２つの比較器２４−４．２４−２の出力２５−１および
２５−２はそれぞれ論理積ゲート４０および４１により
端子３７にψ２を入力することにより論理積をとり、そ
の、出力３５および３６によりそれぞれＳ３．Ｓ４およ
びＳ５、Ｓ６の対を駆動する。φ１においてはＳ３．Ｓ
４．８５は接地されＳ６はリファレンス電源に接続され
る端子３８に接続される。ここで８３．８４間には蓄電
器Ｃ３が接続され、８５゜Ｓ６の間にはＣ２と等しい値
の蓄電器Ｃ３が接続され、このＣ２，Ｃ，，８３，８４
，８５，３６によって最大電圧振幅に相当する電荷量の
１／２で正および負の電荷を供給する手段が形成される
。Ｓ３およびＳ５はそれぞれ出力３５および３６が論理
１となったとき演算増幅回路の入力端に接続される。
２５−２はそれぞれ論理積ゲート４０および４１により
端子３７にψ２を入力することにより論理積をとり、そ
の、出力３５および３６によりそれぞれＳ３．Ｓ４およ
びＳ５、Ｓ６の対を駆動する。φ１においてはＳ３．Ｓ
４．８５は接地されＳ６はリファレンス電源に接続され
る端子３８に接続される。ここで８３．８４間には蓄電
器Ｃ３が接続され、８５゜Ｓ６の間にはＣ２と等しい値
の蓄電器Ｃ３が接続され、このＣ２，Ｃ，，８３，８４
，８５，３６によって最大電圧振幅に相当する電荷量の
１／２で正および負の電荷を供給する手段が形成される
。Ｓ３およびＳ５はそれぞれ出力３５および３６が論理
１となったとき演算増幅回路の入力端に接続される。
この時８４．８６はそれぞれリファレンス電圧源および
グラウンドと接続される。演算増幅器２３およびＣ４は
枡分手段を構成すると供にＣ１，Ｃ２Ｃ。
グラウンドと接続される。演算増幅器２３およびＣ４は
枡分手段を構成すると供にＣ１，Ｃ２Ｃ。
の電荷をＳｌ、Ｓ、、Ｓ、がそれぞれ導通したときＣ４
上に加算する役割も果たす。ここでＣ，、Ｃ，、Ｃ，に
より３１に充電される電荷量は入力電圧をＶｌ、ＩＪフ
ァレンス電圧をＶａとするとそれぞれ−Ｃ，Ｖ、 。
上に加算する役割も果たす。ここでＣ，、Ｃ，、Ｃ，に
より３１に充電される電荷量は入力電圧をＶｌ、ＩＪフ
ァレンス電圧をＶａとするとそれぞれ−Ｃ，Ｖ、 。
Ｃ，ＶＲ、−Ｃ，ＶＲで表わされる。一方積分回路の電
荷Ｑの変化があったとき節点３２にあられれる出力電圧
の変化はΔｖ、 ＝−Ｑ／Ｃ４で表わされる。
荷Ｑの変化があったとき節点３２にあられれる出力電圧
の変化はΔｖ、 ＝−Ｑ／Ｃ４で表わされる。
次に節点３２の出力電圧がＶｐ／２を越えたか判定する
には、比較器２４−１の入力に直列に接続されたＣ５お
よびＳ７およびＳ９の２組を接続し、φ！のサイクルに
おいて８７が接地、Ｓ９が前記リファレンス電圧を供給
する手段に接続される端子３９に接続されている。比較
を行うφ、においてはＳ７は前記演算増幅器２３と接続
し、Ｓ９を接地側に接続すると、比較器の入力Ｖｉは入
力容量をＣｉ演算増幅器の出力を■。とすると、 ■ｉ”” （Ｃ２Ｖｌ、−Ｃｑ ■ｕ）／（Ｃｓ ＋ｃ
、 ＋ｃ ｉ ）なる電圧となる。Ｃ７又はＣ３の電荷
が１回にｊＶｏ として伝達される電圧はｊＶｏ ’＝
（Ｃｔ ／、Ｃ４） 、■ｎであるからＣ３とＣ２の
比はｉ ：（Ｃ，’・Ｃ５／２・Ｃ４責れば第２図の説
明でいうＶｐ／２の比較が行える。
には、比較器２４−１の入力に直列に接続されたＣ５お
よびＳ７およびＳ９の２組を接続し、φ！のサイクルに
おいて８７が接地、Ｓ９が前記リファレンス電圧を供給
する手段に接続される端子３９に接続されている。比較
を行うφ、においてはＳ７は前記演算増幅器２３と接続
し、Ｓ９を接地側に接続すると、比較器の入力Ｖｉは入
力容量をＣｉ演算増幅器の出力を■。とすると、 ■ｉ”” （Ｃ２Ｖｌ、−Ｃｑ ■ｕ）／（Ｃｓ ＋ｃ
、 ＋ｃ ｉ ）なる電圧となる。Ｃ７又はＣ３の電荷
が１回にｊＶｏ として伝達される電圧はｊＶｏ ’＝
（Ｃｔ ／、Ｃ４） 、■ｎであるからＣ３とＣ２の
比はｉ ：（Ｃ，’・Ｃ５／２・Ｃ４責れば第２図の説
明でいうＶｐ／２の比較が行える。
−Ｖｐ／２の比較はＶｐ／２の場合の構造とほぼ同じで
あるが１度Ｓ９に相当する８１０がψ、のとき接地ψ、
でＶＲと接続するこみにより達せられる。
あるが１度Ｓ９に相当する８１０がψ、のとき接地ψ、
でＶＲと接続するこみにより達せられる。
この比較はφ、のサイクルの終りで状態決定がなされ、
その結果は外部へ出力されるとともに論理積ゲートへ供
給される８ （発明の効果） 以上述べたように本発明によれば同一雑音レベルを得る
のにクロック周波数を１／２”にできしかも非常に簡単
な構造により信号の符号化装置が構成でき、集積回路化
にも向いている。
その結果は外部へ出力されるとともに論理積ゲートへ供
給される８ （発明の効果） 以上述べたように本発明によれば同一雑音レベルを得る
のにクロック周波数を１／２”にできしかも非常に簡単
な構造により信号の符号化装置が構成でき、集積回路化
にも向いている。
第１図は従来のデルタシグマ変調器のブロック図。２は
アナログ加算器、３は積分器、４は比較器。第２図は本
発明による回路で、１８は電圧を電荷に変換する装置、
１２は加算器、１３は積分器、１４−１．１４−２は比
較器。第３図は第２図の回路を具体化した本発明の実施
例の回路図。 ７１−１ 図 ７２ 図
アナログ加算器、３は積分器、４は比較器。第２図は本
発明による回路で、１８は電圧を電荷に変換する装置、
１２は加算器、１３は積分器、１４−１．１４−２は比
較器。第３図は第２図の回路を具体化した本発明の実施
例の回路図。 ７１−１ 図 ７２ 図
Claims (1)
- 被変調信号を入力してこの入力に比例した電荷に変換す
る手段と、この被変調信号の最大電圧振幅に相当する電
荷量の２分の１で、各々正および負の電荷を供給する手
段と、この３つの電荷をそれまでに貯えられていた電荷
と積分加算してそのに対応した電荷で正の電荷だけが前
記積分加算する手段に供給されたとき出力される電圧の
１／２０）電圧を発生する手段と、前記最大振幅の１／
２に対応した電荷で負の電荷だけが前記積分加算する手
段に供給されたとき出力される電圧の１／２の電圧を発
生する手段と、前記積分手段の出力と前記圧の１／２の
電圧を比較する手段と、前記積分手段の出力と前記負の
１／２の電圧を比較する手段と、この２つの比較を行う
手段からの出力結果により前記正負１／２の電荷を加算
するか否かを制御する手段とを有することを特徴とする
差分変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7949684A JPH0746774B2 (ja) | 1984-04-20 | 1984-04-20 | 差分変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7949684A JPH0746774B2 (ja) | 1984-04-20 | 1984-04-20 | 差分変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60223331A true JPS60223331A (ja) | 1985-11-07 |
| JPH0746774B2 JPH0746774B2 (ja) | 1995-05-17 |
Family
ID=13691522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7949684A Expired - Lifetime JPH0746774B2 (ja) | 1984-04-20 | 1984-04-20 | 差分変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746774B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194726A (ja) * | 1987-10-07 | 1989-04-13 | Matsushita Electric Ind Co Ltd | オーバーサンプル形アナログ・ディジタル変換器の入力回路 |
-
1984
- 1984-04-20 JP JP7949684A patent/JPH0746774B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194726A (ja) * | 1987-10-07 | 1989-04-13 | Matsushita Electric Ind Co Ltd | オーバーサンプル形アナログ・ディジタル変換器の入力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746774B2 (ja) | 1995-05-17 |
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