JPS6022366Y2 - electronic desk calculator - Google Patents

electronic desk calculator

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Publication number
JPS6022366Y2
JPS6022366Y2 JP15051677U JP15051677U JPS6022366Y2 JP S6022366 Y2 JPS6022366 Y2 JP S6022366Y2 JP 15051677 U JP15051677 U JP 15051677U JP 15051677 U JP15051677 U JP 15051677U JP S6022366 Y2 JPS6022366 Y2 JP S6022366Y2
Authority
JP
Japan
Prior art keywords
answer
output
data
operator
circuit
Prior art date
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Application number
JP15051677U
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Japanese (ja)
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JPS5475621U (en
Inventor
敏雄 須藤
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS5475621U publication Critical patent/JPS5475621U/ja
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Description

【考案の詳細な説明】 本考案は電子式卓上計算機に関し、特に四則演算教育用
の電子式卓上計算機(以下教育電卓という)に関するも
のである。
[Detailed Description of the Invention] The present invention relates to an electronic desk calculator, and particularly to an electronic desk calculator for teaching four arithmetic operations (hereinafter referred to as an educational calculator).

一般にこの種の電卓は演算数、被演算数、および演算結
果を自動発生させ、そのうちの2つを表示することによ
って問題提示を行い、残りの1つを正解として表示せず
操作者からの解答と比較し、その正誤判定を行う形式で
構成される。
Generally, this type of calculator automatically generates the number of operations, the number of operands, and the result of the operation, presents the problem by displaying two of them, and does not display the remaining one as the correct answer, but instead requires the operator to answer the question. It is constructed in a format that compares the data and determines whether it is correct or incorrect.

第1図は従来の教育電卓の一般的な構成の概略図である
FIG. 1 is a schematic diagram of the general configuration of a conventional educational calculator.

1は四則演算の種類を決定するファンクションキ一群、
2は一個、または複数個のフリップフロップを含むファ
ンクションキー用エンコーダおよび記憶回路、3は前記
2の内容に従った四則問題を作成する問題作成回路、4
は前記3で作成された問題を記憶するレジスタ、5は前
記3で作成された問題の正解を記憶するレジスタ、6は
例えば蛍光表示管等を含む表示装置、7は解答入力用の
数値キ一群、8は一個、または複数個のフリップフロッ
プを含む数値キー用エンコーダ、9は前記数値キー7に
より入力された解答を記憶するレジスタ、10は操作者
が解答入力の完了した時点で解答の正誤を知るために操
作する操作キー、11は前記キー10が操作されると比
較時間を設定すべく1ワードタイムのパルスを一個発生
する、一個または複数個のフリップフロップを含むパル
ス発生回路、12は前記レジスタ9の出力と前記パルス
発生回路11の出力の論理積をつくるアンドゲート、1
3は前記レジスタ5の出力と前記パルス発生回路11の
出力の論理積をつくるアンドゲート、14は前記レジス
タ5に予め用意されてたる正解と前記レジスタ9に記憶
されている内容とを比較する比較回路、15は比較結果
が一致しなかった、即ち誤解答があった場合に、誤解答
があったことを記憶するフリップフロップである。
1 is a group of function keys that determine the types of four arithmetic operations;
2 is a function key encoder and memory circuit that includes one or more flip-flops; 3 is a problem creation circuit that creates four arithmetic problems according to the contents of 2; 4
5 is a register that stores the correct answer to the problem created in step 3 above; 6 is a display device including, for example, a fluorescent display; and 7 is a group of numerical keys for inputting answers. , 8 is a numeric key encoder including one or more flip-flops, 9 is a register for storing the answer entered using the numeric key 7, and 10 is a register for allowing the operator to check whether the answer is correct or incorrect when the answer input is completed. An operation key 11 is operated to determine the comparison time, and 11 is a pulse generation circuit including one or more flip-flops, which generates one pulse of one word time to set a comparison time when the key 10 is operated. AND gate 1 for creating a logical product of the output of the register 9 and the output of the pulse generating circuit 11;
3 is an AND gate that creates a logical product of the output of the register 5 and the output of the pulse generating circuit 11, and 14 is a comparison that compares the correct answer prepared in advance in the register 5 with the contents stored in the register 9. A circuit 15 is a flip-flop that stores the fact that there was a wrong answer when the comparison results do not match, that is, there is a wrong answer.

まずファンクションキー1により所望の四則指定を行う
First, four desired rules are specified using function key 1.

例えは名のキーが指定されると、これが記憶回路2に記
憶される。
For example, when a name key is designated, this is stored in the storage circuit 2.

次に問題作成回路3によって2の内容に沿った問題が作
られる。
Next, the question creation circuit 3 creates questions in line with the content of step 2.

今の場合割算が指定されているから例えば18÷4=2
、という演算を行うものとして、このうちのたとえばr
8÷4=ヨがレジスタ4に問題として記憶され、これは
また表示装置6に表示され、操作者に問題を提供する。
In this case, division is specified, so for example, 18÷4=2
, for example, r
8÷4=Yo is stored as a problem in the register 4, which is also displayed on the display device 6 to present the problem to the operator.

一方レジスタ5には正解ここではr2ヨが記憶され操作
者からの解答を待つ。
On the other hand, the correct answer, here r2yo, is stored in the register 5 and waits for an answer from the operator.

次に操作者がaのキーにより13.を入力すると、これ
はレジスタ9に記憶され、また表示装置6に表示される
Next, the operator presses the a key to 13. When input, this is stored in the register 9 and displayed on the display device 6.

そこで操作キー10が操作されるとパルス発生回路11
により1ワードタイムのパルスが発生してアンドゲート
12および13を導通し、レジスタ5およびレジスタ9
の内容が比較回路14により比較される。
When the operation key 10 is operated, the pulse generation circuit 11
generates a one-word time pulse, which conducts AND gates 12 and 13, and registers 5 and 9.
The contents of are compared by the comparison circuit 14.

ここでは誤答であるので表示装置6において誤答の表示
がなされる。
Since the answer is incorrect here, the incorrect answer is displayed on the display device 6.

次に操作者がr2Jを入力し、キー10を操作するとこ
れは正解であるので表示装置6においてこの正解がその
まま表示される。
Next, when the operator inputs r2J and operates the key 10, this is the correct answer, so this correct answer is displayed as is on the display device 6.

以下同様の操り返しにより計算練習が実行される。Thereafter, calculation practice is performed by repeating the same operations.

ところで従来の教育用電卓では、除算は商が整数である
問題に限定されていた。
By the way, in conventional educational calculators, division is limited to problems where the quotient is an integer.

しかし商が整数にならない問題は余りを表示できる(操
作者が入力できる)ようにした方が計算練習にもより効
果的である。
However, for problems where the quotient is not an integer, it would be more effective for calculation practice if the remainder could be displayed (or inputted by the operator).

しかも商が整数である問題に限定すると問題数が極端に
制限されるが余りを表示できるとその制限がなく問題数
も豊富になる。
Furthermore, if the quotient is limited to problems where the quotient is an integer, the number of problems is extremely limited, but if the remainder can be displayed, this restriction is not imposed and the number of problems becomes abundant.

本考案の目的は上記の点を考慮して除算の余りも解答と
して要求し、その正誤判定を行う教育用電卓を提供する
ことにある。
The purpose of the present invention is to provide an educational calculator that requires the remainder of division as an answer and determines whether it is correct or incorrect, taking the above points into consideration.

本考案はとくに余りをもつ除算と余りをもたない除算と
に関らず、同一のハードウェア回路を使って高速に解答
の正誤判定を行なう新規な回路を有する電子式卓上計算
器を提供することにある。
The present invention provides an electronic desktop calculator having a novel circuit that can quickly determine whether an answer is correct or incorrect using the same hardware circuit, regardless of whether the division has a remainder or not. There is a particular thing.

以下図面を用いて本考案を説明する。The present invention will be explained below using the drawings.

第2図は本考案の一実施例を示すブロック図である。FIG. 2 is a block diagram showing an embodiment of the present invention.

1は四則演算の種類を決定するファンクションキ一群、
2はファンクションキー用エンコーダおよび記憶回路、
3は問題作成回路、4は前記問題作成回路3で作成され
た問題を記憶するレジスタ、5−aは前記問題作成回路
3で作成された問題の正解(除算の場合は商のみ)を記
憶するレジスタ、5−bは除算の余りを記憶するレジス
タ、6は例えば螢光表示管等を含む表示装置、7は解答
入力用の数値キ一群、8は数値キー用エンコーダおよび
記憶回路、9−aは操作者からの解答を記憶するレジス
タ(除算の場合は商のみ)、9−すは操作者からの余り
の解答を記憶するレジスタ、10は操作者が入力して解
答の正誤を知るための操作キー、11は、前記操作キー
10が操作されると2ワードタイムのパルスを一個発生
する、一個または複数個のフリップフロップを含むパル
ス発生回路、14はレジスタ5−aおよびレジスタ5−
bに記憶されている内容とレジスタ9−a、およびレジ
スタ9−bに記憶されている内容とを比較する比較器、
15は比較結果が一致しなかった、即ち誤解答があった
場合に、誤解答があったことを記憶するフリップフロッ
プである。
1 is a group of function keys that determine the types of four arithmetic operations;
2 is a function key encoder and memory circuit;
3 is a problem creation circuit; 4 is a register that stores the problem created by the problem creation circuit 3; and 5-a stores the correct answer (in the case of division, only the quotient) of the problem created by the problem creation circuit 3. A register, 5-b, is a register for storing the remainder of division; 6, a display device including, for example, a fluorescent display; 7, a group of numerical keys for inputting answers; 8, an encoder and storage circuit for the numerical keys; 9-a; 9 is a register that stores the answer from the operator (in the case of division, only the quotient), 9 is a register that stores the remainder answer from the operator, and 10 is a register that the operator inputs to know whether the answer is correct or incorrect. Operation key 11 is a pulse generation circuit including one or more flip-flops that generates one pulse of 2 word time when the operation key 10 is operated; 14 is a register 5-a and a register 5-;
a comparator that compares the contents stored in register 9-b with the contents stored in register 9-a and register 9-b;
Reference numeral 15 denotes a flip-flop that stores the fact that there is a wrong answer when the comparison results do not match, that is, there is a wrong answer.

また16は1ワードタイムの周期で反転を繰り返す、一
個または複数個のフリップフロップを含むワードパルス
発生回路、17はパルス発生回路16の出力パルスの相
反ヲつくるインバータ、18はレジスタ5−aの出力と
パルス発生回路16の出力との論理積をつくるアンドゲ
ート、19はレジスタ5−bの出力、インバータ17の
出力およびフリップフロップ22の出力の論理積をつく
るアンドゲート、20はアンドゲート18の出力とアン
ドゲート19の出力との論理和をつくるオアゲートであ
る。
Further, 16 is a word pulse generation circuit including one or more flip-flops that repeats inversion at the cycle of one word time, 17 is an inverter that creates a reciprocity of the output pulses of the pulse generation circuit 16, and 18 is the output of the register 5-a. and the output of the pulse generating circuit 16; 19 is an AND gate that performs the AND of the output of the register 5-b, the output of the inverter 17, and the output of the flip-flop 22; 20 is the output of the AND gate 18; This is an OR gate that creates a logical sum between the output of the AND gate 19 and the output of the AND gate 19.

さらに21は操作者が余りの入力を計算機に指示する為
に操作する余り入力指示キー、22は前記余り入力指示
キー21が操作されたことを記憶するフリップフロップ
、23はフリップフロップ22の出力の相反をつくるイ
ンバータ、24は記憶回路8の出力とフリップフロップ
22の出力との論理積をつくるアンドゲート、25は記
憶回路8の出力とインバータ23の出力との論理積をつ
くるアンドゲート、26はパルス発生回路16の出力の
相反をつくるインバータ、27はレジスタ9−aの出力
とパルス発生回路16の出力との論理積をつくるアンド
ゲート、28はレジスタ9−bの出力とインバータ26
の出力とフリップフロップ22の出力との論理積をつく
るアンドゲート、29はアンドゲート27の出力とアン
ドゲート28の出力との論理和をつくるオアゲート、1
2はパルス発生回路11の出力とオアゲート29の出力
との論理積をつくるアンドゲート、13はパルス発生回
路11の出力とオアゲート20の出力との論理積をつく
るアンドゲートである。
Furthermore, 21 is a remainder input instruction key operated by the operator to instruct the calculator to input a remainder, 22 is a flip-flop that remembers that the remainder input instruction key 21 has been operated, and 23 is an output of the flip-flop 22. 24 is an AND gate that creates a logical product between the output of the memory circuit 8 and the output of the flip-flop 22; 25 is an AND gate that creates a logical product between the output of the memory circuit 8 and the output of the inverter 23; 26 is an AND gate that creates a logical product of the output of the memory circuit 8 and the output of the inverter 23 27 is an AND gate that creates a logical AND between the output of register 9-a and the output of pulse generator 16; 28 is an inverter that creates the output of register 9-b and the inverter 26;
29 is an OR gate that creates a logical sum between the output of the AND gate 27 and the output of the AND gate 28;
Reference numeral 2 designates an AND gate that creates a logical product between the output of the pulse generating circuit 11 and the output of the OR gate 29, and 13 represents an AND gate that creates a logical product between the output of the pulse generating circuit 11 and the output of the OR gate 20.

ファンクションキ一群1の日のキー操作により、問題作
成回路3で例えば17÷3=2余りLという演算を行う
ものとして、このうちのたとえば17÷3= ヨはレジ
スタ4に問題として記憶され、これはまた表示装置6に
表示されて問題提示を行う。
Assuming that, by operating the key on the day of function key group 1, the problem creation circuit 3 calculates, for example, 17÷3=2 remainder L, for example, 17÷3=Y is stored as a problem in the register 4, and this is also displayed on the display device 6 to present questions.

また商の12Jはレジスタ5−aに、余りのrIJはレ
ジスタ5−bにそれぞれ記憶され操作者からの解答を待
つ。
The quotient 12J is stored in the register 5-a, and the remainder rIJ is stored in the register 5-b, awaiting an answer from the operator.

このとき余りのキー21はまだ操作されていないので、
フリップフロップ22はリセットされており、従ってア
ンドゲート24は非導通の状態である。
At this time, the remaining keys 21 have not been operated yet, so
Flip-flop 22 has been reset, so AND gate 24 is non-conducting.

一方アンドゲート25の一方の入力はインバータ23を
通してフリップフロップ22の出力に接続されているの
で導通の状態である。
On the other hand, one input of AND gate 25 is connected to the output of flip-flop 22 through inverter 23, so it is in a conductive state.

そこで操作者が■のキーによりr2Jを入力すると、こ
れはアンドゲート25を通してレジスタ9−aに記憶さ
れると同時に表示装置6にも表示される。
Then, when the operator inputs r2J using the ■ key, this is stored in the register 9-a through the AND gate 25 and displayed on the display device 6 at the same time.

次に操作者が余りのキー21を操作すると、フリップフ
ロップ22がセットされ、アンドゲート24および25
の導通、非導通の状態が逆転し、アンドゲート24が導
通に、アンドゲート25が非導通になる。
Next, when the operator operates the remainder key 21, the flip-flop 22 is set and the AND gates 24 and 25 are set.
The conductive and non-conductive states of are reversed, and the AND gate 24 becomes conductive and the AND gate 25 becomes non-conductive.

またフリップフロップ22の出力は表示装置6にも接続
されているので例えば10.のような記号が表示され、
操作者に余りの入力を指示するこの記号は、使用する表
示装置で実現できるものであればどんな記号でもよいの
はもちろんである。
The output of the flip-flop 22 is also connected to the display device 6, so for example 10. A symbol such as
Of course, this symbol for instructing the operator to input the remainder may be any symbol as long as it can be realized by the display device used.

そこで操作者が田のキーによりrl、Jを入力すると、
これはアンドゲート24を通してレジスタ9−bに記憶
されると同時に表示装置6にも表示される。
Then, when the operator inputs rl and J using the field keys,
This is stored in the register 9-b through the AND gate 24 and displayed on the display device 6 at the same time.

このように余りのキー21を操作する以前に置数された
内容は商の解答としてレジスタ9−aに、余りのキー2
1を操作した後に置数された内容は余りの解答としてレ
ジスタ9−bにそれぞれ記憶される。
In this way, the contents entered before operating the remainder key 21 are stored in the register 9-a as the answer to the quotient, and are stored in the remainder key 2.
The contents assigned after operating 1 are stored in the registers 9-b as the remainder answers.

ところでパルス発生回路16は、1ワードタイムのパル
ス幅のパルスを発生しているのでアンドゲート18,1
9および27.28は1ワードタイムごとに導通、非導
通の状態が反転している。
By the way, since the pulse generating circuit 16 generates a pulse with a pulse width of one word time, the AND gates 18,1
9, 27, and 28 are inverted in their conductive and non-conductive states every word time.

しかしアンドゲート12および13はANSキー10が
操作されないかぎり非導通の状態であるのでレジスタ5
−a、5−bおよび9−a、9−bの内容は比較器14
には送られない。
However, AND gates 12 and 13 remain non-conductive unless ANS key 10 is operated, so register 5
-a, 5-b and 9-a, 9-b are stored in the comparator 14.
It will not be sent to

そこで次に操作者がANSキー10を操作するとパルス
発生回路11から2ワードタイムのパルスが一個発生さ
れるので、その2ワードタイムだけアンドゲート12お
よび13が導通状態となる。
Then, when the operator next operates the ANS key 10, the pulse generating circuit 11 generates one pulse of 2 word time, and the AND gates 12 and 13 become conductive for the 2 word time.

今パルス発生回路11および16の出力のタイミングを
図示すると第3図のようになる。
The timing of the outputs of the pulse generating circuits 11 and 16 is illustrated in FIG. 3.

第3図のAの時間にはアンドゲート18,27および1
2.13が導通するのでレジスタ5−alおよび9−a
の内容、即ち商の部分がそれぞれオアゲート20および
29を通して比較器14に送られ比較される。
At time A in FIG. 3, AND gates 18, 27 and 1
2.13 is conductive, so registers 5-al and 9-a
The contents, ie, the quotient part, are sent to the comparator 14 through OR gates 20 and 29, respectively, and compared.

また第3図のBの時間にはアントゲ−)19.28およ
び12.13が導通するのでレジスタ5−blおよび9
−bの内容、即ち余りの部分がそれぞれオアゲート20
および29を通して比較器14に送られ比較される。
Also, at time B in FIG.
- The contents of b, that is, the remainder, are each OR gate 20
and 29 to the comparator 14 for comparison.

第4図は前記キー操作例と表示状態を示す図である。FIG. 4 is a diagram showing an example of the key operation and the display state.

ここでは操作者が入力した解答が正解である場合(d)
の表示は(e)と同じで変化しないが、正解であること
を表わす記号を表示するか、音をだす等のくふうをして
正解であることをより明確にすることもできるのはもち
ろんである。
Here, if the answer input by the operator is correct (d)
The display for (e) does not change, but of course it is possible to display a symbol to indicate the correct answer or make a sound to make it more clear that the answer is correct. It is.

また第2図において、アンドゲート19および28は余
りキー21が操作されない限に非導通の状態である。
Further, in FIG. 2, AND gates 19 and 28 are in a non-conducting state unless the remaining key 21 is operated.

だから操作者が商を入力した後に余りキーを操作せず、
即ち余りを入力しないで、ただちにANSキーを操作す
ると、レジスタ5−bおよび9−bに記憶されている余
りの情報は比較器に送られず商だけの正誤判定が行われ
る。
Therefore, after the operator inputs the quotient, the operator does not operate any remaining keys.
That is, if the ANS key is operated immediately without inputting the remainder, the remainder information stored in registers 5-b and 9-b is not sent to the comparator, and only the quotient is judged as correct or incorrect.

以上説明したように本考案教育用電卓によれば除算では
、商だけの正誤判定はもとより、商と余りの両方の正誤
判定を行うことができるので計算練習の教育効果をより
一層あげることが可能となる。
As explained above, according to the educational calculator of the present invention, in division, it is possible to judge whether only the quotient is correct or incorrect, but also both the quotient and the remainder, so it is possible to further increase the educational effect of calculation practice. becomes.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の教育を目的とする電子式卓上計算機の一
般的な構成のブロック図、第2図は本考案の一実施例の
ブロックク図、第3図は第2図のANSキーが操作され
たときの11および16の出力のタイミングを示す図、
第4図は第2図の実施例における表示例である。 図において、1・・・・・・ファンクションキー、2゜
訃・・・・・エンコーダおよび記憶回路、3・・・・・
・問題作成回路、4t 5−at 5−by 9
−at 9−b−・・・・・レジスタ、6・・・・・
・表示装置、7・・・・・・数値キー、10・・・・・
・操作キー、11・・・・・・パルス発生回路、12.
13,18,19,24,25,27,28・・・・・
・アンドゲート、14・・・・・・比較器、15・・・
・・・フリップフロップ、16・・・・・・ワードパル
ス発生器、17.23.26・・・・・・インバータ、
20.29・・・・・・オアゲート、21・・・・・・
余り入力指示キー 22・・・フリップフロップ。
Figure 1 is a block diagram of the general configuration of a conventional electronic desk calculator for educational purposes, Figure 2 is a block diagram of an embodiment of the present invention, and Figure 3 shows the ANS key in Figure 2. A diagram showing the timing of outputs 11 and 16 when operated,
FIG. 4 is a display example in the embodiment of FIG. 2. In the figure, 1...Function key, 2°...Encoder and memory circuit, 3...
・Question creation circuit, 4t 5-at 5-by 9
-at 9-b-...Register, 6...
・Display device, 7...Numeric keys, 10...
- Operation keys, 11...Pulse generation circuit, 12.
13, 18, 19, 24, 25, 27, 28...
・And gate, 14... Comparator, 15...
...Flip-flop, 16...Word pulse generator, 17.23.26...Inverter,
20.29...Orgate, 21...
Remainder input instruction key 22...Flip-flop.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 除算問題発生機能と、発生した問題に対する正解データ
の作成機能と、外部から入力される操作者の解答データ
の正誤を判断する機能とを有する電子式卓上計算機にお
いて、除算問題に対する正解データの正解商データおよ
び正解余りデータを夫々別々に記憶する第1および第2
の記憶回路と、操作者が入力する解答データの解答商デ
ータおよび解答余りデータを夫々別々に記憶する第3お
よび第4の記憶回路と、余りデータ入力を指示する指示
信号が発生されていない時は操作者が入力するデータを
前記第3の記憶回路にセットし、前記指示信号が発生さ
れている時は操作者が入力するデータを前記第4の記憶
回路にセットする第1のゲート回路と、前記第1の記憶
回路の出力と前記第3の記憶回路の出力との組および前
記第2の記憶回路の出力と前記第4の記憶回路の出力と
の組を夫々別々に選択して交互に出力する第2のゲート
回路と、この第2のゲート回路の出力をうけ、操作者が
入力する解答終了データに応答して前記第2のゲート回
路の出力を比較器へ入力する第3のゲート回路と、前記
比較器による比較結果に基いて正解データと解答データ
とが不一致の場合誤解答を示す信号を作成する回路とを
有することを特徴とする電子式卓上計算機。
In an electronic desktop calculator that has a division problem generation function, a function to create correct answer data for the generated problem, and a function to judge the correctness of the operator's answer data input from the outside, the correct answer quotient of the correct answer data for the division problem is used. The first and second sections each store the data and the remaining correct answer data separately.
and third and fourth memory circuits that separately store answer quotient data and answer remainder data of the answer data input by the operator, and when an instruction signal instructing input of the remainder data is not generated. a first gate circuit that sets data input by an operator in the third memory circuit, and sets data input by the operator in the fourth memory circuit when the instruction signal is generated; , a set of the output of the first memory circuit and the output of the third memory circuit and a set of the output of the second memory circuit and the output of the fourth memory circuit are selected separately and alternately. a second gate circuit that receives the output of the second gate circuit and inputs the output of the second gate circuit to the comparator in response to answer completion data input by the operator. An electronic desktop calculator comprising: a gate circuit; and a circuit that creates a signal indicating a wrong answer when the correct answer data and the answer data do not match based on the comparison result by the comparator.
JP15051677U 1977-11-08 1977-11-08 electronic desk calculator Expired JPS6022366Y2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15051677U JPS6022366Y2 (en) 1977-11-08 1977-11-08 electronic desk calculator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15051677U JPS6022366Y2 (en) 1977-11-08 1977-11-08 electronic desk calculator

Publications (2)

Publication Number Publication Date
JPS5475621U JPS5475621U (en) 1979-05-29
JPS6022366Y2 true JPS6022366Y2 (en) 1985-07-03

Family

ID=29134868

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15051677U Expired JPS6022366Y2 (en) 1977-11-08 1977-11-08 electronic desk calculator

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JP (1) JPS6022366Y2 (en)

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Publication number Publication date
JPS5475621U (en) 1979-05-29

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