JPH07211999A - 半導体チップ用パッケージ - Google Patents

Abstract

(57)【要約】 【目的】 積層セラミック配線板、または薄膜配線層を
形成した積層セラミック配線板あるいは樹脂配線層を形
成した積層セラミック配線板のいずれかよりなる半導体
チップ用パッケージを提供する。 【構成】樹脂配線層２を形成した積層セラミック配線板
１よりなる半導体チップ３用パッケージにおいて、各半
導体チップ３毎に独立した給電線を設け、該給電線を鉛
直下方に設けたヴィアの対７，８を経由して最短距離で
基板の裏面から引き出すことにより、給電経路の抵抗値
を低減でき、高速・多端子な半導体チップに電源ノイズ
を発生させることなく給電できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、積層セラミック配線
板、または薄膜配線層を形成した積層セラミック配線板
あるいは樹脂配線層を形成した積層セラミック配線板の
いずれかよりなる半導体チップ用パッケージに関する。

【０００２】

【従来の技術】従来、小形で高機能な高速電子回路モジ
ュールを実現するため、例えば、高分子樹脂を層間絶縁
膜とし、その内部に複数の配線層と、多層セラミック配
線板とで構成される樹脂配線層に、１個あるいは複数の
半導体素子を搭載するシングルチップパッケージ、ある
いはマルチチップパッケージが開発されている。

【０００３】これらパッケージモジュールの入出力電源
端子構造について、図９に示す樹脂配線層を搭載した構
成を例に説明する。

【０００４】図９に示すように、半導体チップ６３表面
に配置された電源端子６４（ａ，ｂ，ｃ，ｄ）は、接続
用導電性ボール６５（ａ，ｂ，ｃ，ｄ）により樹脂配線
層６２表面の電源用端子６（ａ，ｂ，ｃ，ｄ）と接続さ
れた後、樹脂配線層６２内のヴィアホール６７（ａ，
ｂ，ｃ，ｄ）に接続された後、セラミック配線板６１の
表面のランド６８（ａ，ｂ，ｃ，ｄ）にヴィアホール６
７（ａ，ｂ，ｃ，ｄ）を介して接続され、セラミック配
線板６１の表面において展開用配線を経由し、セラミッ
ク配線板６１内のヴィアホールＶ６（ａ，ｂ，ｃ，ｄ）
に接続され、セラミック内層の電源層Ｐ６１（ａ，ｂ，
ｃ，ｄ）に接続され、セラミック配線板６１内のヴィア
ホールＶ６（ａ，ｂ，ｃ，ｄ）の位置まで電源層Ｐ６１
（ａ，ｂ，ｃ，ｄ）内を経由して展開されて、ヴィアホ
ールＶ６（ａ，ｂ，ｃ，ｄ）を介してパッケージの電源
端子Ｔ６１（ａ，ｂ，ｃ，ｄ）と接続されている。

【０００５】従来、半導体チップの電源端子とパッケー
ジの電源端子との接続においては、電気的な特性は考慮
されておらず、パッケージの電源端子が配置されている
面に半導体チップの電源端子を鉛直に投影した位置から
離れた位置のパッケージの電源端子と半導体チップの電
源端子とが接続されていた。

【０００６】また、構造を簡略化するため複数チップに
対して、同種電源をまとめて共通の電源層を介して給電
していた。例えば、半導体チップ６３のチップ電源端子
６４ｄは、接続用導電性ボール６５ｄにより樹脂配線層
６２表面の電源用端子６６ｄと接続された後、樹脂配線
層６２内のヴィアホール６７ｄに接続された後、セラミ
ック配線板表面のランド６８ｄにヴィアホール６７ｄを
介して接続され、セラミック配線板６１の表面において
展開用配線を経由し、セラミック配線基板６１内のヴィ
アホールＶ６０ｄに接続される。

【０００７】さらに、ヴィアホールＶ６０ｄは電源層Ｐ
６１ｄ内を経由して展開されて、ヴィアホールＶ６０ｄ
（図面右端）を介してパッケージの電源端子Ｔ６１ｄと
接続されている。また、電源層Ｐ６１ｄには他の半導体
パッケージ６３１および６３２の給電用ヴィアＶ６１ｄ
およびＶ６２ｄも接続されており、ヴィアホールＶ６０
ｄを共用して電源端子Ｔ６１ｄに接続される。この場
合、ヴィアホールＶ６０ｄと電源端子Ｔ６１ｄは複数設
けられる場合もある。

【０００８】

【発明が解決しようとする課題】前述した図９に示す従
来構造では、以下の欠点があった。

【０００９】 半導体チップの電源端子からパッケー
ジの電源端子までの経路が長くなり、経路の抵抗による
電圧降下が大きく、また、半導体チップの電源端子毎に
経路の長さが異なることから、電源端子間での電位のバ
ラツキが生じて誤動作の原因となる。さらには、経路の
自己インダクタンスが大きく、同時スイッチングノイズ
が発生し、高速動作が困難となる。

【００１０】 また、電流経路を構成する往路電源用
ヴィアホールと帰路ヴィアホール、往路電源層と帰路電
源層、パッケージの往路電源端子と帰路電源端子のそれ
ぞれにおいて特に電気的特性を考慮した構造となってお
らず、信号の高速化、モジュールの大規模化に伴って電
源系のノイズ等が問題となってきている。

【００１１】本発明は、上記問題に鑑み、高速な伝送特
性を有する半導体チップ用パッケージを提供することを
目的とするものである。

【００１２】

【課題を解決するための手段】前記目的を達成する本発
明に係る第１の半導体チップ用パッケージの構成は、積
層セラミック配線板よりなる半導体チップ用パッケージ
において、各半導体チップ毎に独立した給電線を設け、
該給電線を鉛直下方に設けたヴィアを経由して最短距離
で基板の裏面から引き出すことを特徴とする。

【００１３】上記構成の半導体チップ用パッケージにお
いて、積層セラミック配線板に、薄配線層又は樹脂配線
層を形成してなることを特徴とする。

【００１４】すなわち、第１の発明は、積層セラミック
配線板よりなり、１個、あるいは複数の半導体チップを
搭載するパッケージにおいて、半導体チップの電源端子
とパッケージの少なくとも１つの電源端子との間の接続
に用いる配線経路を製造できる最短距離、好ましくは鉛
直に、なるべくは展開部分の距離を小さく、基板裏面に
設けた電源端子から給電する構造を特徴としており、給
電経路の抵抗値を低減できる。その結果、高速・多端子
な半導体チップに電源ノイズを発生させることなく給電
することを可能とした点が、従来とは異なる。

【００１５】また本発明に係る半導体チップ用パッケー
ジの第２の構成は、積層セラミック配線板よりなる半導
体チップ用パッケージにおいて、各積層セラミック配線
板内部に設けた電流ループを構成する往路電源層と帰路
電源層とを少なくとも一対に隣接させ、且つ狭間隔に設
けたことを特徴とする。

【００１６】上記半導体チップ用パッケージにおいて、
積層セラミック配線板に、薄配線層又は樹脂配線層を形
成してなることを特徴とする。

【００１７】半導体チップ用パッケージにおいて、上記
電流ループを構成する往路電源層と帰路電源層との狭間
隔が４００μｍ以下であることを特徴とする。

【００１８】すなわち、第２の発明は、積層セラミック
配線板よりなり、１個、あるいは複数の半導体チップを
搭載するパッケージにおいて、積層セラミック配線板内
に設けた電流ループを構成する往路電源層と帰路電源層
とを、少なくとも１対に隣接させ、かつ、それらを狭間
隔に設ける構成により、隣接電源層間の相互インダクタ
ンスが増大し、実行インダクタンスを低減できる。ま
た、狭間隔に設けた電源層は平行平板コンデンサを形成
しており、展開用配線部分のインダクタンスを容量で相
殺し、低減できる。以上の２つの効果により、高速・多
端子な半導体チップに電源ノイズを発生させることなく
給電することを可能とした点が従来とは異なる。

【００１９】さらに、本発明に係る半導体チップ用パッ
ケージの第３の構成は、積層セラミック配線板よりなる
半導体チップ用パッケージにおいて、各積層セラミック
配線板及び該配線板上に形成した配線層内で電流ループ
を構成する往路電源用ヴィアと帰路電源用ヴィア、並び
に、パッケージの往路電源素子と帰路電源素子とを少な
くとも一対に隣接させ、且つ狭間隔に設けたことを特徴
とする。

【００２０】上記半導体チップ用パッケージにおいて、
積層セラミック配線板に、薄配線層又は樹脂配線層を形
成してなることを特徴とする。

【００２１】上記半導体チップ用パッケージにおいて、
上記積層セラミック配線板に形成してなる電流ループを
構成する往路電源用ヴィアと帰路電源用ヴィアとの狭間
隔が４００μであり、且つパッケージの往路電源素子と
帰路電源素子とを少なくとも一対に隣接してなる狭間隔
が１ｍｍ以下であることを特徴とする。

【００２２】上記半導体チップ用パッケージにおいて、
上記積層セラミック配線板に形成してなる電流ループを
構成する往路電源用ヴィアと帰路電源用ヴィアとの狭間
隔が４００μであり、且つ上記積層セラミック配線板に
形成した薄配線層又は樹脂配線層の往路ヴィアと帰路ヴ
ィアとを少なくとも一対に隣接してなる狭間隔、並び
に、パッケージの往路電源素子と帰路電源素子とを少な
くとも一対に隣接してなる狭間隔が、共に１ｍｍ以下で
あることを特徴とする。

【００２３】すなわち、第３の発明は、積層セラミック
配線板、または薄膜配線層を形成した積層セラミック配
線板、あるいは樹脂配線層を形成した積層セラミック配
線板のいずれかよりなり、１個、あるいは複数の半導体
チップを搭載するパッケージにおいて、電流ループを構
成する往路電源用ヴィアと帰路電源用ヴィア、ならび
に、パッケージの往路電源端子と帰路電源端子とを、少
なくとも１対に隣接させ、かつ、それらを狭間隔に設け
たことを特徴としており、この効果により、ヴィア部分
のインダクタンスを容量で相殺し、低減できる。また、
狭間隔に設ける構成により隣接ヴィア間の相互インダク
タンスが増大し、実行インダクタンスを低減できる。そ
の結果、高速・多端子な半導体チップに電源ノイズを発
生させることなく給電することを可能とした点が、従来
とは異なる。

【００２４】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２５】〔マルチチップパッケージの概念図〕図１
は本発明による、チップ毎に給電する新規な構造からな
る、マルチチップパッケージの概念図を示す。

【００２６】図１(a) はマルチチップモジュールの平面
図、図１(b) はその側断面図である。同図中、１は電源
層を構成する積層セラミック配線板、２は１の上に形成
した信号配線層を形成する樹脂配線層、３は半導体チッ
プ、４はチップ給電端子と樹脂配線層表面パッドとを電
気的、機械的に接続する接続用導電性ボール、５，６は
積層セラミック配線板１内に設けた電源層の対、７，８
は積層セラミック配線板１の底面に設けた給電用端子の
対、９は封止ケースを各々図示する。なお、封止ケース
９は必要に応じて設けても設けなくてもよい。

【００２７】本構造の特徴は３つあり、チップ毎に鉛
直下方に設けたヴィアを経由して、好ましくは最短経路
で給電すること。これにより、電圧降下を低減できる。
電源層を対に形成し、給電経路のインダクタンスを逓
減すること。ヴィアならびにパッケージの電源端子を
対に形成し、給電経路のインダクタンスを低減できる。
、、により、電源ノイズの影響を小さくし、高速
で大規模なマルチチップパッケージが実現可能となる。

【００２８】以下、各種の実施例について説明する。

【００２９】〔実施例１〕図２に本発明による、樹脂配
線層付き積層セラミック配線板用いた半導体用マルチチ
ップパッケージにチップ毎に給電する実施例１の拡大詳
細断面図を示す。図２において、２１は電源層を構成す
る積層セラミック配線板、２２は積層セラミック配線板
２１上に形成した信号配線層を形成する樹脂配線層、２
３は半導体チップ、２４（ａ，ｂ，ｃ，ｄ）はチップ給
電端子、２５（ａ，ｂ，ｃ，ｄ）はチップ給電端子２４
と樹脂配線層２２表面パッドとを電気的、機械的に接続
する接続用導電性ボール、２６（ａ，ｂ，ｃ，ｄ）は樹
脂配線層２２表面の電源用端子、Ｖ２１，Ｖ２２は積層
セラミック配線板２１内に設けた電源層ｐ２１（ａ，
ｂ）、ｐ２２（ｃ，ｄ）、及びマルチチップパッケージ
の電源端子Ｔ２１（ａ，ｂ）、Ｔ２２（ｃ，ｄ）の対
を、各々図示する。なお、２９はチップ信号端子であ
る。

【００３０】半導体チップ２３表面に配置された電源端
子２４（ａ，ｂ，ｃ，ｄ）は、接続用導電性ボール２５
（ａ，ｂ，ｃ，ｄ）により樹脂配線層２２表面の電源端
子２６（ａ，ｂ，ｃ，ｄ）と接続された後、少なくとも
パッケージの１つの電源端子Ｔ２１（ａ）と接続され
る。

【００３１】例えば、チップ電源端子２４ａの給電経路
は、樹脂配線層２２表面の電源用端子２６ａの、好まし
くは鉛直下方に最短経路となるように設けた、樹脂配線
層２２内のヴィアホール２７ａに接続された後、セラミ
ック表面のランド２８ａにヴィアホール２７ａを介して
接続され、セラミック配線板２１表面において、セラミ
ック配線板表面のランド２８ａの好ましくは鉛直下方に
最短経路となるように設けた、セラミック配線板内のヴ
ィアホールｖ２１ａに接続され、ヴィアホールｖ２１ａ
を介してセラミック内層の電源層ｐ２１ａに接続され、
積層セラミック配線板内のヴィアホールｖ２１ａの好ま
しくは鉛直下方に設けた、パッケージの電源端子Ｔ２１
ａと接続されている。以下、チップ電源端子２４（ｂ，
ｃ，ｄ）についても同様の接続経路をとる。

【００３２】また、電流ループを構成する往路電源層、
例えば、Ｐ２１ａと帰路電源層Ｐ２１ｂとをそれぞれ、
隣接させ、かつ、狭間隔に設けている。好ましくは、往
路電源層と帰路電源層の間隔は、４００μｍ以下の狭間
隔としてもよい。

【００３３】さらに、パッケージである積層セラミック
ス配線板２１の往路電源端子Ｔ２１ａと帰路電源端子Ｔ
２１ｂ、および、セラミック配線板２１内の往路ヴィア
ホールｖ２１ａと帰路ヴィアホールｖ２１ｂとを隣接さ
せるだけでなく、樹脂多層配線層２２内の往路ヴィアホ
ール２７ａと帰路ヴィアホール２７ｂについても隣接さ
せ、かつ、狭間隔に設けている。好ましくは、往路ヴィ
アと帰路ヴィアの間隔は、１ｍｍ以下にするとよい。

【００３４】本構造により電源経路の相互インダクタン
スが自己インダクタンスを相殺して実効インダクタンス
が小さくなるとともに、バイパスコンデンサを形成する
ことになり、同時スイッチングノイズの低減、電源系ノ
イズの除去が図られる。

【００３５】また、異なる種別の電源供給が必要な場合
には、例えば、セラミック基板２１内の往路電源層Ｐ２
２ｃと復路電源層Ｐ２２ｄ、ならびに、パッケージの往
路電源端子Ｔ２１ｃと帰路電源端子Ｔ２１ｄ、および、
セラミック配線板２１内の往路ヴィアホールｖ２１ｃと
帰路ヴィアホールｖ２１ｄとを隣接させるだけでなく、
樹脂多層配線層２２内の往路ヴィアホール２７ｃと帰路
ヴィアホール２７ｄ、セラミック配線板２１内の往路ヴ
ィアホールｖ２１ｃとｖ２１ｄとについても同様に隣接
させることから、電源経路の相互インダクタンスが自己
インダクタンスを相殺して実効インダクタンスが小さく
なるとともに、バイパスコンデンサを形成することにな
り、同時スイッチングノイズの低減、電源系ノイズの除
去が図られる。

【００３６】また、電源層の層数を増加して往路電源層
と帰路電源層を交互に重ねることによりさらに大きな効
果が得られる。また、電源ループを構成する電源層間を
可能な限り狭くし、他の電源層との間隔を広くすること
によって、他の電源層からのノイズを低減できる。

【００３７】以上本実施例での、特徴的な構造として
は、次の３つがある。 給電経路が可能な限り最短距離となるように、セラミ
ック配線板２１の裏面から給電ヴィアおよび電源層を通
じて給電する。なおこの場合、電源層は適宜、半導体チ
ップ間で接続することも、接続しないことも可能であ
る。 積層セラミック配線板２１内に設けた電源層は、往路
および帰路をｐ２１（ａ，ｂ）およびｐ２２（ｃ，ｄ）
で狭間隔で対に構成してある。 積層セラミック配線板２１内に設けたヴィアは往路お
よび帰路をｖ２１（ａ，ｂ）およびｖ２２（ｃ，ｄ）で
狭間隔で対に構成してある。さらに、マルチチップパッ
ケージの電源端子も同様に、往路および帰路をＴ２１
（ａ，ｂ）およびＴ２２（ａ，ｂ）で狭間隔で対に構成
してある。

【００３８】以下に、電気的特性について説明する。

【００３９】先ず、の構成とすることにより、樹脂配
線層表面の電源用端子２６ａから電源端子Ｔ２１ａに至
る給電経路は、抵抗値の総和がほぼ最小経路となる最短
経路のヴィアホールによる給電構造を実現できる。

【００４０】次に、の構成とすることにより、電源層
間の相互インダクタンスが増大する効果により電源層間
の自己インダクタンスを減少させることができる。

【００４１】さらに、の構成とすることにより、電源
ヴィア、ならびに電源端子間の相互インダクタンスが増
大する効果により電源ヴィア間の自己インダクタンスを
減少させることができる。

【００４２】〜の結果より、配線板の部位にかかわ
ることなく給電経路がほぼ基板の厚さ程度に短縮でき、
半導体チップ表面の多数の電源端子に接続される各電源
層、電源経路のヴィアホール、電源端子等も含めた抵
抗、自己インダクタンスがほぼ最小となるだけでなく、
ほぼ均一となり、半導体の各電源端子に供給される電位
がほぼ均一で電圧降下も小さく、また、インダクタンス
に起因する同時スイッチングノイズ等の電源等ノイズを
抑制でき、電源の影響を大幅に低減できる。

【００４３】本実施例では、セラミック配線板２１内の
電源層ｐ２１ａ、ｐ２１ｂを介して１種の電源に対して
複数個のパッケージの電源端子から給電しているが、１
個の給電端子で充分な電流が供給できる場合や電源系ノ
ズルを抑制できる場合には、１個のパッケージの電源端
子から給電しても良く、また、電源層ｐ２１（ａ，ｂ）
を用いなくても良い。また、端子展開を樹脂配線層表
面、セラミック配線板表面、電源層のそれぞれで行なっ
たが、不要な場合は端子展開しなくても良い。

【００４４】尚、本実施例ではＬＳＩチップの電源端子
と樹脂配線層表面の端子とをボールで接続しているが、
ワイヤ、ＴＡＢ(Tape Automated Bonding)等により接続
しても良い。

【００４５】〔実施例２〕次に、図３を用いて本発明に
係る半導体チップ用パッケージの実施例２を説明する。
図３は、樹脂配線層付き積層セラミック配線板用いた半
導体用マルチチップパッケージに、チップ毎に給電する
実施例２の拡大詳細断面図を示す。

【００４６】図３の基本的な構成は、前記の図２と全く
同様であるので省略するが、樹脂配線層で、配線を展開
している構造が特徴である。本図では、この樹脂配線層
での配線展開について説明する。

【００４７】上記樹脂配線層２２２表面の展開用配線Ａ
は、半導体チップ２２３の給電端子ピッチと樹脂配線層
内のヴィアホールピッチが異なる場合に両者を接続する
配線である。通常、半導体チップの端子ピッチは数百μ
ｍであり、また、樹脂配線層のヴィアピッチも数百μｍ
と同等であるため、両者のピッチが等しい場合は展開用
配線Ａを用いずに半導体チップの電源端子２４の直下に
樹脂配線層２２２内のヴィアホールを配置して接続する
ことが可能であり、好ましい（これについては図２に示
す実施例１で説明した。）。しかし、積層セラミック配
線板２１のヴィアホールピッチは現在の製造技術では約
１ｍｍ弱程度が高密度化の限界であり、樹脂配線層２２
２のヴィアピッチ数百μｍに比べ大きいため、樹脂配線
層の表面に設けた展開用配線Ａ、又は内層に設けた展開
用配線Ｂにより双方のヴィアホールピッチの整合をとっ
ている。

【００４８】次に、電気的特性について説明する。上記
で説明した樹脂配線層表面の電源用端子から電源端子Ｔ
２２１ａに至る給電経路は、抵抗値の総和がほぼ最小経
路となるヴィアホールによる給電構造となっている。ま
た、図２と同様に電源層ｐ２２１（ａ，ｂ）、および、
電源ヴィアを狭間隔に１対に構成している。このため、
配線板の部位にかかわることなく給電経路がほぼ基板の
厚さ程度に短縮でき、半導体チップ表面の多数の電源端
子に接続くされる各電源経路のヴィアホールも含めた抵
抗、自己インダクタンスがほぼ最小となるだけでなく、
ほぼ均一となり、半導体の各電源端子に供給される電位
がほぼ均一で電圧降下も小さく、また、インダクタンス
に起因する同時スイッチングノイズ等の電源系ノイズを
抑制でき、電源の影響を大幅に低減できる。

【００４９】〔実施例３〕次に、図４を用いて本発明に
係る半導体チップ用パッケージの実施例３を説明する。
図４は樹脂配線層付き積層セラミック配線板用いた半導
体マルチチップパッケージに、チップ毎に給電する実施
例３の拡大詳細断面図を示す。図４の基本的な構成は、
前記の図３と全く同様であるので省略するが、セラミッ
ク配線板表面で配線を展開している構造が特徴である。
本図では、このセラミック配線板表面での配線展開につ
いて説明する。

【００５０】上記セラミック配線板２３１表面の展開用
配線Ｃは、半導体チップ２２３の給電端子ピッチと樹脂
配線層内のヴィアホールピッチが異なる場合に、図３に
示した実施例２と同様の目的で両者を接続する配線であ
る。なお、右端のチップは実施例２で説明した樹脂配線
層での展開と併用した場合の例を示す。構成、電気的特
性については、図３に示す実施例２と同様であるので省
略する。

【００５１】〔実施例４〕次に、図５を用いて本発明に
係る半導体チップ用パッケージの実施例４を説明する。
図５は、樹脂配線層付き積層セラミック配線板用いた半
導体マルチチップパッケージに、チップ毎に給電する実
施例４の拡大詳細断面図を示す。図５の基本的な構成
は、前記の図２と全く同様であるので省略するが、樹脂
配線層、およびセラミック配線板内層で配線を展開して
いる構造が特徴である。本図では、このセラミック配線
板表面での配線展開について説明する。

【００５２】パッケージの電源端子Ｔ２４１（ａ，
ｂ），Ｔ２４２（ｃ，ｄ）のピッチは、通常数ｍｍであ
り、積層セラミック配線板２４１のヴィアホールピッチ
に比べてさらに大きいことから、積層セラミック配線板
２４１内の電源層ｐ２４１（ａ，ｂ），ｐ２４２（ｃ，
ｄ）内で展開用配線Ｄ、および展開用配線Ｅのように展
開される。構成、電気的特性については、図３に示す実
施例２と同様であるので省略する。

【００５３】〔実施例５〕次に、図６を用いて本発明に
係る半導体チップ用パッケージの実施例５を説明する。
図６は、樹脂配線層付き積層セラミック配線板用いた半
導体マルチチップパッケージに、チップ毎に給電する実
施例５の拡大詳細断面図を示す。図６の基本的な構成
は、前記の図２と全く同様であるので省略するが、各種
展開方法を組み合わせて適用した構造が特徴である。各
構造に関しては、実施例２（ストレート）、実施例３
（樹脂配線層、セラミック基板表面で展開）、実施例４
（樹脂配線層、セラミック基板内で展開）において、説
明したものを用いている。

【００５４】以上、樹脂配線層を形成した積層セラミッ
ク配線板よりなる半導体チップ用パッケージについて説
明したが、積層セラミック配線板、あるいは、薄膜配線
層を形成した積層セラミック配線板よりなる半導体チッ
プ用パッケージについても同様に適用できる。これらに
ついて、以下に説明する。

【００５５】〔実施例６〕次に、図７を用いて本発明に
係る半導体チップ用パッケージの実施例６を説明する。
図７は、積層セラミック配線板用いた半導体用マルチチ
ップパッケージに、チップ毎に給電する実施例６の拡大
詳細断面図を示す。図７の基本的な構成は、前記の図２
と全く同様であるので省略するが、積層セラミック配線
板に対しての適用例を示す。なお、各種展開方法を組み
合わせて適用した場合の例を示す。各構造に関しては、
実施例５に準ずるので省略する。

【００５６】〔実施例７〕次に、図８を用いて本発明に
係る半導体チップ用パッケージの実施例７を説明する。
図８は、積層セラミック配線板用いた半導体用マルチチ
ップパッケージに、チップ毎に給電する実施例７の拡大
詳細断面図を示す。図８の基本的な構成は、前記図２と
全く同様であるので省略するが、薄膜配線層を形成した
積層セラミック配線板に対しての適用例を示す。なお、
各種展開方法を組み合わせて適用した場合の例を示す。
各構造に関しては、実施例１に準ずるので省略する。

【００５７】

【発明の効果】積層セラミック配線板等を用いた半導体
チップ用パッケージにおいて、半導体チップの各電源端
子に給電する経路の少なくとも１つの給電経路は、搭載
した半導体チップの電源端子の鉛直投影面、あるいは、
その直近のセラミック配線板裏面に設けた給電端子か
ら、セラミック配線板の内層に設けられた給電ヴィア、
および必要に応じ、配線板内に設けた電源層を介して、
各々の半導体チップにほぼ最短距離で給電する構造とす
ることにより、配線板の部位にかかわることなく給電経
路が基板の厚さ程度に短縮できる。

【００５８】さらに、電源層、ならびに電源ヴィアの往
路および岐路を１対に隣接させ、かつ、挾間隔に配置し
たことにより、電源層間に発生する実行インダクタンス
を大幅に低減できるだけでなく、両者の容量性結合によ
り高周波ノイズを低減できる。したがって、電源ノイズ
の影響を大幅に低減できる。

【００５９】この結果、高速・高周波で信号歪みが小さ
くできることから、大形基板の使用および多端子化が可
能になり、大規模、高速半導体チップ用パッケージが実
現できる。

【図面の簡単な説明】

【図１】本発明のチップ毎に給電する新規な構造からな
るマルチチップモジュールの概念図である。

【図２】本発明のチップ毎に給電する実施例１：樹脂配
線層付きストレートヴィア給電する構造の拡大詳細側断
面図である。

【図３】本発明のチップ毎に給電する実施例２：樹脂配
線層付き樹脂配線層で展開して給電する構造の拡大詳細
側断面図である。

【図４】本発明のチップ毎に給電する実施例３：樹脂配
線層付きセラミック配線板表面で展開して給電する構造
の拡大側断面図である。

【図５】本発明のチップ毎に給電する実施例４：樹脂配
線層付き樹脂配線層、セラミック配線板内層で展開して
給電する構造の拡大詳細側断面図である。

【図６】本発明のチップ毎に給電する実施例５：樹脂配
線層付き各種展開方法を組み合わせて給電する構造の拡
大詳細側断面図である。

【図７】本発明のチップ毎に給電する実施例６：セラミ
ック配線板に給電する構造の拡大詳細側断面図である。

【図８】本発明のチップ毎に給電する実施例７：薄膜配
線層付きセラミック配線板に給電する構造の拡大詳細側
断面図である。

【図９】従来技術である、複数チップに対して同種電源
をまとめて給電する樹脂配線層付き構造の拡大詳細側断
面図である。

【符号の説明】

１，２１ 積層セラミック配線板 ２，２２ 樹脂配線層 ３，３ 半導体チップ ４ チップ給電端子に接続する導電性ボール ５，６ 電源層の対 ７，８ ヴィアの対 ９ 封止ケース

───────────────────────────────────────────────────── フロントページの続き (72)発明者 冨室 久 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 積層セラミック配線板よりなる半導体チ
   ップ用パッケージにおいて、 各半導体チップ毎に独立した給電線を設け、該給電線を
   鉛直下方に設けたヴィアを経由して最短距離で基板の裏
   面から引き出してなることを特徴とする半導体チップ用
   パッケージ。
2. 【請求項２】 請求項１記載の半導体チップ用パッケー
   ジにおいて、 積層セラミック配線板に、薄配線層又は樹脂配線層を形
   成してなることを特徴とする半導体チップ用パッケー
   ジ。
3. 【請求項３】 積層セラミック配線板よりなる半導体チ
   ップ用パッケージにおいて、 各積層セラミック配線板内部に設けた電流ループを構成
   する往路電源層と帰路電源層とを少なくとも一対に隣接
   させ、且つ狭間隔に設けたことを特徴とする半導体チッ
   プ用パッケージ。
4. 【請求項４】 請求項３記載の半導体チップ用パッケー
   ジにおいて、 積層セラミック配線板に、薄配線層又は樹脂配線層を形
   成してなることを特徴とする半導体チップ用パッケー
   ジ。
5. 【請求項５】 請求項３記載の半導体チップ用パッケー
   ジにおいて、 上記電流ループを構成する往路電源層と帰路電源層との
   狭間隔が４００μｍ以下であることを特徴とする半導体
   チップ用パッケージ。
6. 【請求項６】 積層セラミック配線板よりなる半導体チ
   ップ用パッケージにおいて、 各積層セラミック配線板及び該配線板上に形成した配線
   層内で電流ループを構成する往路電源用ヴィアと帰路電
   源用ヴィア、並びに、パッケージの往路電源素子と帰路
   電源素子とを少なくとも一対に隣接させ、且つ狭間隔に
   設けたことを特徴とする半導体チップ用パッケージ。
7. 【請求項７】 請求項６記載の半導体チップ用パッケー
   ジにおいて、 積層セラミック配線板に、薄配線層又は樹脂配線層を形
   成してなることを特徴とする半導体チップ用パッケー
   ジ。
8. 【請求項８】 請求項６記載の半導体チップ用パッケー
   ジにおいて、 上記積層セラミック配線板に形成してなる電流ループを
   構成する往路電源用ヴィアと帰路電源用ヴィアとの狭間
   隔が４００μであり、且つパッケージの往路電源素子と
   帰路電源素子とを少なくとも一対に隣接してなる狭間隔
   が１ｍｍ以下であることを特徴とする半導体チップ用パ
   ッケージ。
9. 【請求項９】 請求項７記載の半導体チップ用パッケー
   ジにおいて、 上記積層セラミック配線板に形成してなる電流ループを
   構成する往路電源用ヴィアと帰路電源用ヴィアとの狭間
   隔が４００μであり、 且つ上記積層セラミック配線板に形成した薄配線層又は
   樹脂配線層の往路ヴィアと帰路ヴィアとを少なくとも一
   対に隣接してなる狭間隔、並びに、パッケージの往路電
   源素子と帰路電源素子とを少なくとも一対に隣接してな
   る狭間隔が、共に１ｍｍ以下であることを特徴とする半
   導体チップ用パッケージ。