JPS60224280A - 静電誘導型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、大面積液晶ディスプレイ用薄膜トランジスタ
として最適な静電誘導型電界効果トランジスタに関する
。

従来の技術 近年、大面積液晶ディスプレイ用のスイッチング素子と
して、チャネル領域を水素化非晶質シリコン（ａ−３ｔ
：Ｈ）膜で構成した薄膜トランジスタ（ＴＰＴ　）の開
発が進められている。このａ−５ｔ：Ｈ膜は、ＳｉＨ４
ガスを高周波グロー放電によって分解しくプラズマＣＶ
Ｄ法）、ガラス等の基板上に低温（通常２５０〜３００
℃）で成長させることができるため、大面積の薄膜を容
易に得ることができる。またこのａ−５ｉ：Ｈは、単結
晶シリコンに比べてエネルギーギャップが大きいため高
比抵抗の膜を容易に得ることができると共に、ＳｉＨ４
ガスにＰＨ，またはＢＪｂガスを微量添加することによ
りその導電型（ｐ型、ｎ型）及び比抵抗を広範囲に制御
することが可能である。

ところで、液晶ディスプレイにおいては、リード線の数
を低減するために、ＴＰＴアレーを駆動するだめの走査
回路に同一基板上に形成されたＴＰＴを用いる必要があ
る。ところが、ａ−５ｉ：Ｈの電子移動度μは約１　ｃ
ｍ２／νｓｅｃと小さいために、第４図に示すＴＩ”Ｔ
（絶縁体基板１上に帯状の金属から成るゲート電極２を
形成し、このゲート電極２を完全に被覆するように絶縁
膜３を形成し、さらにこの絶縁膜３上にａ−３ｔ：Ｈ膜
４を形成した後にゲート電極２の両側に帯状のソース電
極５及びドレイン電極６を形成した構造）に代表される
ような電子が基板に対して平行″比走行する横型構造の
ＴＰＴでは１０ｋＨｚ程度で動作しているに過ぎず、Ｔ
ＰＴアレーの走査回路に用いる場合に要求される１０間
２程度の動作周波数を実現することは極めて困難である
。

動作速度が上述のように制限される主要な理由は、第４
図に示すような従来のＴＰＴが横型構造であるためにチ
ャネル長を１０μｍ程度にしか縮小することができず、
またゲート電極２とソース電極５、ドレイン電極６間の
寄生容量Ｃ及びチャネルの直列抵抗Ｒのいずれをも小さ
くすることができないために、これらのＲ，Ｃにより決
定されるＲＣ時定数が大きくなってしまうことにある。

さらに、第４図に示すような構造の従来のＴＰＴでは絶
縁膜３との界面付近のａ−５ｉ：Ｈ膜４中にチャネルが
形成されるために、絶縁膜３ａ−Ｓｔ：Ｈ膜４との界面
に存在する界面準位や絶縁膜３中に存在する電荷の影響
を受けて、電子移動度μは上述の値（１ｃｍ　２／　Ｖ
　５ｅｃ）よりさらに制限を受けているものと推測され
る。これに加えて、電子がａ−Ｓｔ　：Ｈ膜４と絶縁膜
３との界面付近を走行するために、トランジスタ特性の
経時変化も引き起こされる。

本発明者等は、ａ−５ｉ：Ｉ（Ｔ　Ｆ　Ｔの動作速度が
１０ｋＨｚ程度に制限されることの上記の理由に着眼し
、従来知られている静電誘導型電界効果トランジスタ（
ＳＩＴ）構造を採用すれば所定の基板上にドレイン領域
、チャネル領域、ソース領域等を基板と垂直方向に積層
した縦型構造とすることができ、このためチャネル長（
または電子の走行距離）が極めて短くなると共にａ−３
ｉ：Ｈのバルク中にチャネルが形成され、高速動作の可
能なａ−５ｉ　：■ＳＩＴを実現可能であるという結論
に到達した。

上述のＳＩＴについては、特公昭５２−６０７６号公報
にその構造及び動作機構が詳細に開示されており、例え
ば第５図に示すような構造である。

即ち、この第５図に示すＳＩＴは、例えばｎ−型の単結
晶シリコン８にリン等のｎ型不純物及びホウ素等のｐ型
不純物をそれぞれ拡散してｎ゛型のソース領域９及びド
レイン領域ｌＯとｐ′″型のゲート領域１１ａ、ｌｌｂ
とをそれぞれ形成したものである。このＳＩＴにおいて
は、チャネル領域を構成する単結晶シリコン８の不純物
濃度が低いため、ゲート領域１１ａ、ｌｌｂに小さな逆
方向電圧を印加するだけでチャネル領域は空乏層（破線
で示す）で覆われ（ピンチオフ状Ｂ）、ソース領域９の
近傍の単結晶シリコン８に鞘状の電位障壁が形成される
。ＳＩＴは、この電位障壁の高さをゲート領域１１ａ、
ｌｌｂに印加するゲート電圧により制御することによっ
て、ソース領域９から単結晶シリコン８に注入される多
数キャリア（電子）の量の制御を行うものである。なお
上述の電位障壁の高さは、ＳＩＴのチャネル長が短いた
め、ドレイン電極に印加する電圧によっても制御するこ
とができる。またＳＩＴのドレイン電流は、電位障壁を
越えてソース領域９からドレイン領域１０に注入される
キャリアの量に比例し、またこの電位障壁を越えるキャ
リアの量は電位障壁の高さの指数関数則に従うためにド
レイン電流がゲート電圧及びドレイン電圧に対して指数
関数的に変化するので、不飽和型の電流電圧特性（三極
音特性）を示すことが知られている。なお上述のＳＩＴ
は、構造的には接合型電界効果トランジスタ（ＪＦＥＴ
）と類似するものであるが、ＪＦＥＴにおいてはゲート
電極に印加する電圧によってチャネル領域内に形成され
る空乏層によりキャリアの導通路を制御して多数キャリ
アの注入量の制御を行っており、ＳＩＴとはその動作機
構が異なる。

上述のＳＩＴは次のような利点を有する。即ち、チャネ
ル領域を構成する単結晶シリコン８の不純物濃度が既述
のように低いために各電極間の寄生容量Ｃ（第５図参照
）が小さく、また単結晶シリコン８が高比抵抗であるに
もかかわらず構造的に直列抵抗Ｒ（第５図参照）が小さ
いのでＲＣ時定数が小さい。さらに少数キャリアの蓄積
効果も小さい。従って、上述のＳＩＴは高速動作が可能
であると共に、低消費電力で動作が可能であるという利
点を有している。

以上に述べたような利点を有するＳＩＴは従来結晶半導
体を用いて開発が進められてきたが、ガラスやセラミッ
クス、あるいは金属基板上に単結晶を成長させることが
極めて困難であるためにＴＰＴをＳＩＴ構造にするとい
う提案はなされていなかった。さらに、後述の埋め込み
型のショットキーゲート電極（ゲート電極１６８〜１６
ｅ）を形成することも、単結晶を用いる場合には製造プ
ロセスが複雑になるという欠点があった。

一方、ＴＰＴのチャネル長を短くするために、基板に対
して垂直方向にチャネルを形成する構造を有するＴＰＴ
の提案はなされているが（松材、内用；信学技報Ｅ　Ｄ
８３−６７）、構造が複雑であるために製造上の困難を
伴うこと及びチャネルが従来のＴＰＴと同様に絶縁膜と
ａ−３ｉ　：Ｈとの界面付近に形成されることなどの欠
点を有している。

発明が解決しようとする問題点 本発明は、上述の問題にかんがみ、従来のＴＰＴが有す
る上述のような欠点を是正した薄膜を用いた静電誘導型
電界効果トランジスタを提供することを目的とする。

問題点を解決するための手段 本発明に係る静電誘導型電界効果トランジスタは、ソー
ス領域、ドレイン領域、これらのソース領域及びドレイ
ン領域のための電極、ゲート電極並びにチャネル領域を
それぞれ具備し、上記ソース領域近傍の上記チャネル領
域内に形成されかつ上記ゲート電極に印加される電圧に
よりその高さが制御可能な電位障壁によって、上記ソー
ス領域から上記チャネル領域に注入されるキャリア量を
制御するようにした静電誘導型電界効果トランジスタに
おいて、上記チャネル領域をシリコンを主成分とする非
晶質半導体薄膜で構成している。

作用 上述のように構成することによって、トランジスタの動
作周波数を例えば１０ＭＨｚ以上の大きな値とすること
ができる。

実施例 以下本発明に係る静電誘導型電界効果トランジスタの実
施例につき図面を参照しながら説明する。

第１図に示すように、本発明の第１実施例によるθ−３
ｉ：ＨＳ　Ｉ　Ｔにおいては、ガラス基板１３上に例え
ば膜厚が０．３　μｍのＮｉ−Ｃｒ合金膜から成るドレ
イン電極１４が形成され、このドレイン電極１４上に例
えばリン等のｎ型不純物が約１原子％ドープされた例え
ば膜厚が０．１　μｍのｎ１型のａ−３ｔ：Ｈ膜から成
るドレイン領域１０が形成されている。またこのドレイ
ン領域１０上には、不純物がドープされていないａ−５
ｔ：Ｈ膜から成るチャネル領域１５（後述のゲート電極
１６ａ、１６ｂの下部の膜厚は例えば２μｌ１１）が形
成されていて、このチャネル領域１５中に埋め込まれる
ようにして例えば膜厚が０．３μｍのｐｔ膜から成るゲ
ート電極１６ａ、１６ｂが形成されている。さらに上述
のチャネル領域１５の上には、ドレイン領域１０と同様
な例えば膜厚が０．１μ川のｎ３型のａ−３ｔ：Ｈ膜か
ら成るソース領域９が形成され、このソース領域９上に
は例えば膜厚が０．３μｍの＾ｌ膜から成るソース電極
１７が形成されている。なおソース領域９及びドレイン
領域１４は、それぞれソース電極１７及びドレイン電極
１４とチャネル領域１５を構成する高比抵抗のａ−３ｉ
：Ｈ膜とのオーミック接触を得るためのものである。

なお第１図に示すＳＩＴを動作させるには、ソース電極
１７を接地し、ゲート電極１６ａ、１６ｂには負の電圧
を加え、ドレイン電極１４には正の電圧を加える。

次に上述の第１図に示すＳＩＴの製造方法の一例につき
説明する。

まずガラス基板１３上に例えば蒸着法によりＮｉ−Ｃｒ
膜を被着してドレイン電極１４を形成する。

次に気相成膜法（ＳＩＨ４ガスにＰＩＩ３ガスを微量添
加したガスを反応ガスとして用いたプラズマＣＶＤ法）
によりドレイン電極１４上にｎ＋型のａ−３ｔ：Ｈ膜を
被着してドレイン領域１０を形成する。次に上述と同様
な気相成膜法（ＳｉＨ４ガスを反応ガスとして用いたプ
ラズマＣＶＤ法）によりドレイン領域１０上にゲート電
極１６ａ、１６ｂの下面とドレイン領域１０の上面との
距離に相当する膜厚のａ−３ｔ：Ｈ膜を被着する。次に
このａ−５ｉ：Ｈ膜の上に例えば蒸着法によりｐｔ膜を
被着した後、このｐｔ膜の所定部分をリフトオフ法で除
去してゲート電極１６ａ、１６ｂを形成する。次に再び
気相成膜法（Ｓｉｎ、ガスを反応ガスとして用いたプラ
ズマＣＶＤ法）により、ゲート電極１６ａ、’１６ｂを
覆うようにしてＢ−５ｉ：Ｈ膜を被着する。このように
して２段階に分けて形成されたａ−５ｔ：Ｈ膜がチャネ
ル領域１５を構成する。次に上述と同様な気相成膜法（
プラズマＣＶＤ法）によりｎ“型のａ−５ｔ：Ｈ膜を被
着し、次いで例えば蒸着法によりＡＩ膜を被着した後、
このＡＩ膜の所定部分をリフトオフ法で除去してソース
電極１７を形成する。次にこのソース電極１７をマスク
として上述のｎ＋型のａ−５ｉ：Ｆｌ膜を例えばプラズ
マエツチングすることにより、ソース電極１７と同一平
面形状のソース領域９を形成して所望のＳＩＴを完成さ
せる。

上述の第１実施例によるＳＩＴにおいては、ゲート電極
１６ａ、１６ｂを構成するＰｔとチャネルＮ域１５を構
成するａ−Ｓｔ：Ｈ膜との間に約１ｖの電位障壁を有す
るショットキー接合が形成されている。このＳＩＴにお
いては、ａ−５ｉ：Ｈ膜中の欠陥準位密度がエネルギー
ギャップ中央でＩ　Ｘｌ０Ｉ５／Ｃｌｌ１３ｅｖ程度で
あるためゲート電極１６ａ、１６ｂに印加する電圧を一
３Ｖ程度にすれば空乏層幅が約４μｍになる。従って、
チャネル領域１５の厚さを２〜３μｍとした場合ではゲ
ート電極１６ａ。

１６ｂの間隔を数μｍ程度にすることによりチャネル領
域１５が空乏層で覆われた状態（ピンチオフ状態）にな
り、ＳＩＴとして動作した。なお上述の第１実施例によ
るＳＩＴのゲート電圧−ドレイン電流特性は、従来のＳ
ＩＴのゲート電圧−ドレイン電流特性（例えば特公昭５
２−６０７６号公報の第１０図（Ｃ））と同様であるこ
とが確認された。

上述の第１実施例によれば、チャネル領＠１５を膜厚の
小さいａ−５ｔ：Ｈ膜で構成しているので、電子の走行
距離（ゲート電極１６ａ、１６ｂとドレイン領域１０と
の距離）を例えば２μｍと短くすることができる。また
チャネルがａ−３ｔ：Ｈ膜バルク中に形成されるので、
電子の走行が界面準位や絶縁膜中の電荷の影響を受けな
い。さらに第１図に示す構造においては、ゲート電極１
６ａ、１６ｂとソース電極１７及びドレイン電極１４間
の寄生容量Ｃが小さく、チャネルの直列抵抗Ｒも小さく
なる。特に本実施例で用いたショットキー接合ゲート電
極１６ａ、１６ｂは高周波動作に適しており、また一般
のｐｎ接合ゲート電極に比ベゲート電極自体の抵抗が格
段に低いという特徴を有している。これらの理由のため
、ＳＩＴを１０ＭＨｚ程度以上の動作周波数で動作させ
ることが可能である。

またこのＳＩＴは上述のようにチャネル領域１５をａ−
３ｉ：Ｈ膜で構成しているので、大面積液晶ディスプレ
イにおけるａ−５ｉ：ＨＴ　Ｆ　Ｔアレーの走査回路に
用いることができる。

次に本発明に係る静電誘導型電界効果トランジスタの第
２及び第３実施例によるＳＩＴにつき説明する。

第２図に示すように、第２実施例によるＳＩＴにおいて
は、第１実施例によるＳＩＴとは異なって、複数のソー
ス領域９ａ〜９ｄ、ソース電極１７ａ　〜１７ｃ！及び
ゲート電極１６ａ〜１６ｅが形成されていて、多チヤネ
ル構造になっている。

この第２実施例によれば、第１実施例の利点に加えて、
制御可能な電流を増大させることができるという利点が
ある。

また第３実施例によるＳＩＴにおいては、第３図に示す
ように、ソース領域９及びソース電極１７が全面に形成
されていて、これらのソース領域９及びソース電極１７
がゲート電極１６３〜１６ｅと重なる構造になっている
。この第３実施例によれば、ソース・ゲート間の寄生容
量が増えるために第１及び第２実施例に比べて動作速度
は小さくなるが、微細加工が容易になるので、高速動作
が要求されない場合に有利である。

本発明は上述の３つの実施例に限定されるものではなく
、本発明の技術的思想に基づく種々の変形が可能である
。例えば上述の実施例においては、気相成膜法としてプ
ラズマＣＶＤ法を用いたが、他の種類の気相成膜法を用
いることも可能である。

また上述の実施例においては、チャネル領域１５をａ−
Ｓｔ：Ｈ膜で構成したが、ａ−Ｓｔ：Ｆ：Ｈ膜、ａ−３
ｔ　Ｃ：Ｈ膜、ａ−５ｉ　Ｎ：）Ｉ膜、ａ−５ｉ　Ｇｅ
：Ｈ１膜等で構成してもよく、さらにこれらの膜に不純
物を微量ドープした膜で構成・してもよく、一般にはＳ
ｔを主成分とする非晶質半導体薄膜で構成してもよい。

また上述の実施例においては、ゲート電極１６ａ〜１６
ｅをｐｔで構成したが、チャネル領域１５を構成する膜
とショットキー障壁を形成するような他の金属（。

特に仕事関数が大きい金属）、例えばＰｄで構成しても
よい。

また上述の実施例においては、既述のようにゲーーート
電極１６ａ〜１６ｅをｐｔで構成してショットキー接合
を形成したが、ノンドープのａ−Ｓｉ：Ｈはｎ−型であ
るので、例えば第５図に示す従来のＳＩＴと同様にゲー
ト電極１６ａ−１６ｅをｐ゛層で構成することにより、
いわゆる接合ゲート構造としてもよい。

なお上述の実施例においては、ａ−３ｔ：ＨＳ　Ｉ　Ｔ
を形成すべき基板としてガラス基板１３を用いたが、必
要に応じて他の種類の基板を用いてもよ（、例えば石英
ガラス基板、セラミック基板、耐熱高分子膜から成る基
板、ステンレス基板等を用いてもよい。なおステンレス
基板を用いた場合には、放熱特性の良いパワーＳＩＴを
実現することができる。

発明の効果 本発明に係る静電誘導型電界効果トランジスタによれば
、チャネル領域をシリコンを主成分とする非晶質半導体
薄膜で構成しているので、この非晶質半導体薄膜の膜厚
を小さくすることができ、このためキャリアの走行距離
を極めて小さくすることができる。さらにチャネルが非
晶質半導体薄膜のバルク中に形成されるので電子移動度
μの低下がなく、また寄生容量及び直列抵抗が小さい構
造とすることができる。従って、動作周波数を例えば１
０１１Ｈｚ以上の大きい値とすることができるので、ａ
−３ｉ：ＨＴ　Ｆ　Ｔアレーの走査回路に用いることが
可能である。また非晶質半導体薄膜では各種の一大面積
基板上に３１７”を配置することができるので、液晶デ
ィスプレイ用トランジスタは勿論、パワートランジスタ
やセンサーなど多方面への応用が期待される。また従来
のａ−Ｓｔ：ＨＴＦＴにおいては経時劣化の問題があっ
たが、本発明に係る静電誘導型電界効果トランジスタに
よれば、電子が非晶質半導体薄膜のバルク中を流れるの
で特性が極めて安定である。

【図面の簡単な説明】

第１図〜第３図は本発明に係る静電誘導型電界。 効果トランジスタの第１〜第３実施例によるａ−３ｔ：
ＨＳ　Ｉ　Ｔの構造をそれぞれ示す断面図、第４図は従
来の薄膜トランジスタの代表例を示す断面図、第５図は
単結晶シリコンを用いた従来のＳＩＴの一例を示す断面
図である。 なお図面に用いた符号において、 ２．１６ａ　〜１６ｅ−−−−−−−ゲート電極５．１
７．１７ａ　〜１７ｄ　−ソース電極６．１４−−−・
−・−−−−−−−一−−−−−−ドレイン電極８−−
−−−−−・−−ｍ−−−−・−単結晶シリコン（チャ
ネル領域）９．９ａ〜９ｄ−・−−−−−−−−−−−
−・−ソース領域１０−・・・−・・・・−・・・・−
・−−−一−−ドレイン領域１１ａ、ｌｌｂ・−・・−
・−・−ゲート領域１３　−−−−−−−−−−−−−
−−−−−−−−−−−−ガラス基板１５　−・−−−
−−−−一−−−−−−−−−−−−−−−−−チャネ
ル領域である。 第１図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、ソース領域、ドレイン領域、これらのソース領域及
   びドレイン領域のための電極、ゲート電極並びにチャネ
   ル領域をそれぞれ具備し、上記ソース領域近傍の上記チ
   ャネル領域内に形成されかつ上記ゲート電極に印加され
   る電圧によりその高さが制御可能な電位障壁によって、
   上記ソース領域から上記チャネル領域に注入されるキャ
   リア量を制御するようにした静電誘導型電界効果トラン
   ジスタにおいて、上記チャネル領域をシリコンを主成分
   とする非晶質半導体薄膜で構成したこと苓特徴とする静
   電誘導型電界効果トランジスタ。 ２、上記電位障壁がショットキー障壁であることを特徴
   とする特許請求の範囲第１項に記載の静電誘導型電界効
   果トランジスタ。