JPS6022542B2 - 同期化回路 - Google Patents
同期化回路Info
- Publication number
- JPS6022542B2 JPS6022542B2 JP55055412A JP5541280A JPS6022542B2 JP S6022542 B2 JPS6022542 B2 JP S6022542B2 JP 55055412 A JP55055412 A JP 55055412A JP 5541280 A JP5541280 A JP 5541280A JP S6022542 B2 JPS6022542 B2 JP S6022542B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- signal
- cycles
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、同期化回路に関するものであり、特に雑音除
去機能付きの高速同期化回路に関するものである。
去機能付きの高速同期化回路に関するものである。
電子計算機または通信機器では、通常、外部装置から信
号を受信するときに、内部の処理サイクルに同期させる
必要がある。
号を受信するときに、内部の処理サイクルに同期させる
必要がある。
このため、従釆より、非同期信号を同期化するとともに
、外部装置の異常によって、または伝送路で発生した不
確定な雑音を除去する回路が設けられている。雑音とと
もに、正常の波形と肴倣することができない幅の狭い信
号はすべて除去され、サイクル周期より長い信号のみが
正しい入力としてラッチされる。第１図は「従来の雑音
除去機能付き同期化回路の一例を示すブロック図であり
、第２図は第１図の動作タイム・チャートである。第１
図にのいては、４個のラッチ２，４，６，１０，を直列
に配置し、２サイクル以内のパルス幅の雑音を無視して
、最終段のフリップ・フロップ１０の出力に、整形され
、同期化された信号を与える。
、外部装置の異常によって、または伝送路で発生した不
確定な雑音を除去する回路が設けられている。雑音とと
もに、正常の波形と肴倣することができない幅の狭い信
号はすべて除去され、サイクル周期より長い信号のみが
正しい入力としてラッチされる。第１図は「従来の雑音
除去機能付き同期化回路の一例を示すブロック図であり
、第２図は第１図の動作タイム・チャートである。第１
図にのいては、４個のラッチ２，４，６，１０，を直列
に配置し、２サイクル以内のパルス幅の雑音を無視して
、最終段のフリップ・フロップ１０の出力に、整形され
、同期化された信号を与える。
先ず、第２図ｂ，ｃに示すタイミングＴ１，ＧＴのアン
ド出力をクロック入力とし、第２図ｅに示す信号入力を
Ｄ形フリツプ・フロツプ２にセットすると、第２図れこ
示す出力が次段のフリップ・フロツプ４のデータ入力と
なる。
ド出力をクロック入力とし、第２図ｅに示す信号入力を
Ｄ形フリツプ・フロツプ２にセットすると、第２図れこ
示す出力が次段のフリップ・フロツプ４のデータ入力と
なる。
フリツプ・フロツプ４では、第２図ａに示すタイミング
ＴＯと第２図ａに示すタイミングＨＴの反転番号とのア
ンド出力をクロツク入力としているため、第２図ｇに示
すように、フリツプ・フロップ２の出力より１．５サイ
クル遅れてセットされる。
ＴＯと第２図ａに示すタイミングＨＴの反転番号とのア
ンド出力をクロツク入力としているため、第２図ｇに示
すように、フリツプ・フロップ２の出力より１．５サイ
クル遅れてセットされる。
フリツプ・フロツプ６では、フリツプ・フロツプ４の出
力をデータ入力とし、タイミングＴＩとタイミングＧＴ
の反転信号のアンド出力をクロック入力とするため、第
２図ｈに示すように、フリツプ・フロップ４の出力より
１．５サイクル遅れてセットされる。
力をデータ入力とし、タイミングＴＩとタイミングＧＴ
の反転信号のアンド出力をクロック入力とするため、第
２図ｈに示すように、フリツプ・フロップ４の出力より
１．５サイクル遅れてセットされる。
最終段のフリップ・フロップ１０‘ま、フリツプ。
フロツブ２の出力とフリツブ・フロツプ６の出力と、タ
イミングＴｏおよびＨＴの反転信号のアンド出力により
セットされ、フリツプ・フロツプ２の反転出力とフリッ
プ・フロップ６の反転出力と、タイミングＴのよびＨＴ
の反転信号のアンド出力によりリセットされる（第２図
ｉを参照）。このように「第１図に示す回路では、１段
目と２段目、および２段目と３段目の各フリップ・フロ
ップ間のセットの時間差は、１．５サイクルである。こ
の期間は「非同期信号をラッチしたときの出力の不確定
時間より長くなければらない。また、１段目のフリップ
・フロップ２がセットされるのは、２サイクルに１回で
あるため、１段目のフリップ・フロップ２の変化は、実
際の入力信号ＸＩの最大２サイクル前の変化である場合
もある。すなわち、入力信号ＸＩの信号変化から最終段
のフリップ・フロツプ１０の出力変化まで、最大５．５
サイクルかかることになる。これでは、入力信号ＸＩに
対して高速に応答しなければならない装置では、処理が
遅すぎる。本発明の目的は、従来の欠点を解消するため
、伝送路に生じた雑音を除去するとともに、同期により
生じる不確定時間を待機するための遅れを最小にして、
高速性と雑音除去機能を両立させる同期化回路を提供す
ることにある。
イミングＴｏおよびＨＴの反転信号のアンド出力により
セットされ、フリツプ・フロツプ２の反転出力とフリッ
プ・フロップ６の反転出力と、タイミングＴのよびＨＴ
の反転信号のアンド出力によりリセットされる（第２図
ｉを参照）。このように「第１図に示す回路では、１段
目と２段目、および２段目と３段目の各フリップ・フロ
ップ間のセットの時間差は、１．５サイクルである。こ
の期間は「非同期信号をラッチしたときの出力の不確定
時間より長くなければらない。また、１段目のフリップ
・フロップ２がセットされるのは、２サイクルに１回で
あるため、１段目のフリップ・フロップ２の変化は、実
際の入力信号ＸＩの最大２サイクル前の変化である場合
もある。すなわち、入力信号ＸＩの信号変化から最終段
のフリップ・フロツプ１０の出力変化まで、最大５．５
サイクルかかることになる。これでは、入力信号ＸＩに
対して高速に応答しなければならない装置では、処理が
遅すぎる。本発明の目的は、従来の欠点を解消するため
、伝送路に生じた雑音を除去するとともに、同期により
生じる不確定時間を待機するための遅れを最小にして、
高速性と雑音除去機能を両立させる同期化回路を提供す
ることにある。
本発明の同期化回路は、２サイクルに１回セットするフ
リツプ・フロップを並列に配置し、それぞれ１サイクル
差を設けて交互にセットすることにより、実質上、１サ
イクルごとに入力信号をセットできるようにし、それぞ
れ不確定期間を１．５サイクル待機するために、直列に
もう１段フリップ・フロップを各々に接続して、それら
の出力の一致をとり、１サイクル以内の雑音を吸収する
ことを特徴としている。
リツプ・フロップを並列に配置し、それぞれ１サイクル
差を設けて交互にセットすることにより、実質上、１サ
イクルごとに入力信号をセットできるようにし、それぞ
れ不確定期間を１．５サイクル待機するために、直列に
もう１段フリップ・フロップを各々に接続して、それら
の出力の一致をとり、１サイクル以内の雑音を吸収する
ことを特徴としている。
以下、本発明の実施例を、図面により説明する。
第３図は、本発明の同期化回路のブロック図であり、第
４図は第３図の動作タイミング・チャ−トである。
４図は第３図の動作タイミング・チャ−トである。
タイミングＴｏとＴ，は、第４図ａに示すように、１′
２サイクルの位相差を有している。
２サイクルの位相差を有している。
フリツプ・フロツプ１１と１２は、これらの夕ィミング
Ｔｏ，Ｔ，を用いて、第４図ｂに示す２つのタイミング
ＧＴとＨＴを生成する。この場合、フリツプ・フロツプ
１１の入力データはフリツプ・フロップ１２の“０”側
出力であり、一方、フリツプ・フロップ１２の入力デー
タはフリツプ・フロツブ１１の“１”側出力である。
Ｔｏ，Ｔ，を用いて、第４図ｂに示す２つのタイミング
ＧＴとＨＴを生成する。この場合、フリツプ・フロツプ
１１の入力データはフリツプ・フロップ１２の“０”側
出力であり、一方、フリツプ・フロップ１２の入力デー
タはフリツプ・フロツブ１１の“１”側出力である。
フリツプ・フ。ツプ１１，１２を“０”と“１”でセッ
トすると、タイミングＴｏ，Ｔ，に比べて倍サイクル周
期でパルス幅１サイクルの発振信号ＧＴ，ＨＴが得られ
る。タイミングＧＴは、ＨＴより１／２サイクル先行し
ている。フリツプ・フロツプ１５，１６は、非同期信号
ＸＩを入力データとし、それぞれタイミングＧＴが“０
”のとき、および“１”のときに、タイミングＴ，との
アンド出力が“１”になり、セットされる。
トすると、タイミングＴｏ，Ｔ，に比べて倍サイクル周
期でパルス幅１サイクルの発振信号ＧＴ，ＨＴが得られ
る。タイミングＧＴは、ＨＴより１／２サイクル先行し
ている。フリツプ・フロツプ１５，１６は、非同期信号
ＸＩを入力データとし、それぞれタイミングＧＴが“０
”のとき、および“１”のときに、タイミングＴ，との
アンド出力が“１”になり、セットされる。
次にくフリップ・フロップ１５，１６の各出力信号ＸＩ
Ａ０，ＸＩＡＩは、それぞれフリツプ・フロツプ１９，
２０のデータ入力となり、アンド・ゲート１７，１８の
出力が‘‘１”になると、フリツプ・フロツプ１９，２
０をセットする。
Ａ０，ＸＩＡＩは、それぞれフリツプ・フロツプ１９，
２０のデータ入力となり、アンド・ゲート１７，１８の
出力が‘‘１”になると、フリツプ・フロツプ１９，２
０をセットする。
すなわち、タイミングＨＴが“１”のとき、および“０
”のときに、タイミングふとのアンド出力が“１”にな
り、第４図ｃに示すように、前段のフリツプ・フロツブ
１５，１６より１．５サイクル遅れてその値をセットす
る。次に、それら２つのフリツプ・フロツプ１９，２０
の出力Ｘｍｏ，Ｘ田１がともに‘‘１”になるときタイ
ミングＴＩとのアンド出力によりフリツプ・フロツプ２
３がセットされる。
”のときに、タイミングふとのアンド出力が“１”にな
り、第４図ｃに示すように、前段のフリツプ・フロツブ
１５，１６より１．５サイクル遅れてその値をセットす
る。次に、それら２つのフリツプ・フロツプ１９，２０
の出力Ｘｍｏ，Ｘ田１がともに‘‘１”になるときタイ
ミングＴＩとのアンド出力によりフリツプ・フロツプ２
３がセットされる。
すなわち、アンド・ゲート２１の入力すべてが“１”に
なることにより、フリツプ・フロツプ２３がセットされ
、第４図ｃのＸにに示すセット出力が得られる。また、
２つのフリツプ・フロツブ１９，２０がともに‘‘０”
になると、フリツプ・フロツプ２３はリセットされる。
このように、第３図では、非同期信号ＸＩは２つのフリ
ツプ・フロツプ１５，１６に入力され、２つのフリップ
・フロツプ１５，１６は常時、交互のサイクルでセット
されて、さらに次段の２つのフリツプ。
なることにより、フリツプ・フロツプ２３がセットされ
、第４図ｃのＸにに示すセット出力が得られる。また、
２つのフリツプ・フロツブ１９，２０がともに‘‘０”
になると、フリツプ・フロツプ２３はリセットされる。
このように、第３図では、非同期信号ＸＩは２つのフリ
ツプ・フロツプ１５，１６に入力され、２つのフリップ
・フロツプ１５，１６は常時、交互のサイクルでセット
されて、さらに次段の２つのフリツプ。
フロツプ１９，２０にそれぞれ１．５サイクル後にセッ
トされる。そして、後段のフリツプ・フロツプ１９，２
０がともにセットされたときに、その値を受けてフリッ
プ・フロップ２３がセットされ、このフリツプ・フロツ
プ２３の出力が同期化および１サイクル以内の雑音（十
，一の両極性の雑音）を除いた信号となる。非同期入力
信号ＸＩがこの回路の出力値となるためには、２つの並
列フリツプ。
トされる。そして、後段のフリツプ・フロツプ１９，２
０がともにセットされたときに、その値を受けてフリッ
プ・フロップ２３がセットされ、このフリツプ・フロツ
プ２３の出力が同期化および１サイクル以内の雑音（十
，一の両極性の雑音）を除いた信号となる。非同期入力
信号ＸＩがこの回路の出力値となるためには、２つの並
列フリツプ。
フロップ１５，１６がともに変化しなければならない。
すなわち、一方が“１”にセットされても、他方がセッ
トされない場合、つまり１サイクル末端のパルス幅を持
つ入力信号は除去され、１サイクル以上のパルス幅を持
つ入力信号のみが正常な信号とみなされる。以上説明し
たように、本発明によれば、伝送路の途中で混入したり
、あるいは外部装置の故障により生じた雑音を有効に除
去するとともに、不確定期間を待つための遅れを最小に
することができるので、フリップ・フロップの出力が不
確定である期間がサイクル周期より長い場合にきわめて
有効である。
すなわち、一方が“１”にセットされても、他方がセッ
トされない場合、つまり１サイクル末端のパルス幅を持
つ入力信号は除去され、１サイクル以上のパルス幅を持
つ入力信号のみが正常な信号とみなされる。以上説明し
たように、本発明によれば、伝送路の途中で混入したり
、あるいは外部装置の故障により生じた雑音を有効に除
去するとともに、不確定期間を待つための遅れを最小に
することができるので、フリップ・フロップの出力が不
確定である期間がサイクル周期より長い場合にきわめて
有効である。
第１図は従来の同期化回路の一例を示すブロック図、第
２図は第１図の動作タイム・チャート、第３図は本発明
の実施例を示す同期化回路のブロック図、第４図は第３
図の動作タイム・チャートである。 ・’３，５，７，８，９，１３，１４デー７，１８，２
１，２２：アンド。 ゲート「２，４，６，１１，１２，１５，１６，１９，
２０：Ｄ形フリツプ・フロツプ、１０，２３：ＳＲ形フ
リツプ・フロツプ、Ｔｏ，Ｔ，，ＧＴ，ＨＴ：タイミン
グ信号、ＸＩ：非同期入力信号。第１図 図 Ｎ 燕 図 の 縦 図 寸 船
２図は第１図の動作タイム・チャート、第３図は本発明
の実施例を示す同期化回路のブロック図、第４図は第３
図の動作タイム・チャートである。 ・’３，５，７，８，９，１３，１４デー７，１８，２
１，２２：アンド。 ゲート「２，４，６，１１，１２，１５，１６，１９，
２０：Ｄ形フリツプ・フロツプ、１０，２３：ＳＲ形フ
リツプ・フロツプ、Ｔｏ，Ｔ，，ＧＴ，ＨＴ：タイミン
グ信号、ＸＩ：非同期入力信号。第１図 図 Ｎ 燕 図 の 縦 図 寸 船
Claims (1)
- １ 外部から非同期信号を受信し、雑音を除去して内部
クロツクに同期させる同期化回路において、０．５サイ
クルの位相差をもつ２つのクロツクから０．５サイクル
の位相差をもつ２つの倍周期の信号を生成する回路と、
前記非同期信号を入力データとして、前記倍周期信号の
１つが値０または１のときに応じて交互に前記クロツク
の１つＴ１をクロツクとしてセツトされる並列に配置さ
れた第１および第２のフリツプフロツプと、第１および
第２のフリツプの出力信号をそれぞれ入力データとして
、それぞれ前段のフリツプフロツプより１．５サイクル
遅れた出力信号を出力するように前記倍周期信号の他の
１つが値０または１のときに応じて交互に前記クロツク
の他の１つＴ０をクロツクとしてセツトされる並列に配
置された第３および第４のフリツプフロツプと、第３お
よび第４のフリツプフロツプの値が一致したときのみク
ロツクＴ１によつて該値をセツトし、前記非同期信号の
同期化信号を出力する第５のフリツプフロツプとを有す
ることを特徴とする同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55055412A JPS6022542B2 (ja) | 1980-04-28 | 1980-04-28 | 同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55055412A JPS6022542B2 (ja) | 1980-04-28 | 1980-04-28 | 同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56152351A JPS56152351A (en) | 1981-11-25 |
| JPS6022542B2 true JPS6022542B2 (ja) | 1985-06-03 |
Family
ID=12997838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55055412A Expired JPS6022542B2 (ja) | 1980-04-28 | 1980-04-28 | 同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022542B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0642662B2 (ja) * | 1989-10-12 | 1994-06-01 | 日本電気株式会社 | 同期化装置 |
-
1980
- 1980-04-28 JP JP55055412A patent/JPS6022542B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56152351A (en) | 1981-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2787725B2 (ja) | データ・クロックのタイミング合わせ回路 | |
| US4160154A (en) | High speed multiple event timer | |
| JPH0556085A (ja) | インターフエイス回路 | |
| JPS62245814A (ja) | パルス回路 | |
| JPH03127526A (ja) | 同期化装置 | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| JPS6216615A (ja) | ノイズ除去回路 | |
| JPS59207724A (ja) | 入力回路 | |
| JPH052016B2 (ja) | ||
| JP3006794B2 (ja) | 同期パルス発生回路 | |
| JP2563238B2 (ja) | カウンタ回路 | |
| JPH0336812A (ja) | 同期回路 | |
| JPS6359212A (ja) | ラツチ回路 | |
| JPH0319001Y2 (ja) | ||
| JPH0683066B2 (ja) | カウンタ回路 | |
| KR100418572B1 (ko) | 비동기 카운터 회로 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JP2548784B2 (ja) | 周期信号発生装置 | |
| JPH01177710A (ja) | 論理回路 | |
| JPS5943780B2 (ja) | デ−タトランスフア信号発生回路 | |
| JPH03289232A (ja) | 非同期読み出し回路 | |
| JPH04140912A (ja) | 論理回路 | |
| JPS61110253A (ja) | 同期化回路 | |
| JPS63177224A (ja) | 割込回路 | |
| JPH0271638A (ja) | タイミング信号発生装置 |