JPS60226090A - スタテイツクランダムアクセスメモリ回路 - Google Patents
スタテイツクランダムアクセスメモリ回路Info
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- JPS60226090A JPS60226090A JP59083104A JP8310484A JPS60226090A JP S60226090 A JPS60226090 A JP S60226090A JP 59083104 A JP59083104 A JP 59083104A JP 8310484 A JP8310484 A JP 8310484A JP S60226090 A JPS60226090 A JP S60226090A
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- JP
- Japan
- Prior art keywords
- data
- line
- transfer gate
- inverter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003068 static effect Effects 0.000 title claims description 9
- 238000013500 data storage Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はスタティックランダムアクセスメモリ回路に関
する。
する。
（従来技術）
回路図である。１１．１２はインバータでフリップフロ
ップを構成し、データの記憶回路である。
ップを構成し、データの記憶回路である。
９、ｌＯはＮチャネルトランジスタで、行デコーダの出
力線８により開閉動作する。４，５はＰチャネルトラン
ジスタで、読出し時にメモリー内容が「０」かｒｌＪか
を判断するため、あらかじめプリチャージ信号端子３を
「０」にして、電源電圧端子１，２の電圧まで充電して
おくトランジスタである。読出しは、あらかじめプリチ
ャージ信号端子３に「０」のパルス信号を与え、ディジ
ット線６，７を電源電圧まで充電しておき、行デコーダ
の出力線８が「１」になるとトランジスタ９゜ｌＯが導
通し、記憶回路１１，１２の状態により。
力線８により開閉動作する。４，５はＰチャネルトラン
ジスタで、読出し時にメモリー内容が「０」かｒｌＪか
を判断するため、あらかじめプリチャージ信号端子３を
「０」にして、電源電圧端子１，２の電圧まで充電して
おくトランジスタである。読出しは、あらかじめプリチ
ャージ信号端子３に「０」のパルス信号を与え、ディジ
ット線６，７を電源電圧まで充電しておき、行デコーダ
の出力線８が「１」になるとトランジスタ９゜ｌＯが導
通し、記憶回路１１，１２の状態により。
ディジット線６，７のどちらかが「０」になる。
次に列デコーダの出力＃！１３がｒｌＪになると、Ｎチ
ャネルトランジスタ１４．１５が導通し、テ〜 タ線１
６，１７から「０」がセンスアンプを通して読み出され
る。次回の読み出し前には再度、プリチャージ信号端子
３にｒＯＪのパルス信号を与え、ディジット線６，７を
電源電圧まで充電きせる。
ャネルトランジスタ１４．１５が導通し、テ〜 タ線１
６，１７から「０」がセンスアンプを通して読み出され
る。次回の読み出し前には再度、プリチャージ信号端子
３にｒＯＪのパルス信号を与え、ディジット線６，７を
電源電圧まで充電きせる。
従って、この種の回路は、読出し前にプリチャ−ジパル
スを与えてディジット線を電源電圧まで充電させておい
てから、行デコーダの出力線により、記憶回路部を開閉
動作させるというタイミングを十分考慮する必要があり
、間違えると誤動作するという欠点がある。
スを与えてディジット線を電源電圧まで充電させておい
てから、行デコーダの出力線により、記憶回路部を開閉
動作させるというタイミングを十分考慮する必要があり
、間違えると誤動作するという欠点がある。
回路図で、第１図のトランジスタ４，５を抵抗２３゜２
４に変えただけで、他は第１図に同じである。
４に変えただけで、他は第１図に同じである。
この回路は、ディジット線６，７を抵抗２３．２４によ
り、常に電源電圧端子２１．２２の電圧まで、充電して
おくため、第１図−の回路のようにタイミングを考える
必要がないが、書込み、読出し時に、行デコーダの出力
により、トランジスタ９゜１０が導通するため、電源電
圧端子２１．２２と、記憶回路のインバータの接地電位
間に電流が流れて、消費電流が大きいという欠点がある
。
り、常に電源電圧端子２１．２２の電圧まで、充電して
おくため、第１図−の回路のようにタイミングを考える
必要がないが、書込み、読出し時に、行デコーダの出力
により、トランジスタ９゜１０が導通するため、電源電
圧端子２１．２２と、記憶回路のインバータの接地電位
間に電流が流れて、消費電流が大きいという欠点がある
。
（発明の目的）
本発明の目的は、上記欠点を除去することにより、消費
電流が少く、安定に動作し、かつ、高速に書込み、読出
しを行うスタティックランダムアクセスメモリ回路を提
供することにある。
電流が少く、安定に動作し、かつ、高速に書込み、読出
しを行うスタティックランダムアクセスメモリ回路を提
供することにある。
（発明の構成）
本発明のスタティックランダムアクセスメモリ回路は、
データの記憶機能を有するＤ−ラッチ回路と、出力をノ
・イインピーダンスにする機能を有するクロックドイン
バータとを含むことにより構成される。
データの記憶機能を有するＤ−ラッチ回路と、出力をノ
・イインピーダンスにする機能を有するクロックドイン
バータとを含むことにより構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明図で
ある。
ある。
第３図は本発明の一実施例を示す回路図である。
本実施例は、データの記憶機能を有する１）−ラッチ回
路３１と、出力をノ・イインピーダンスにする機能を有
するクロックドインバータ３２とヲ含むことから構成さ
れる。
路３１と、出力をノ・イインピーダンスにする機能を有
するクロックドインバータ３２とヲ含むことから構成さ
れる。
Ｄ−ラッチ回路３１は、４個のインバータ３７〜４０と
２個のトランスファゲート４２．４３からなり、トラン
ス７アゲート４２の入力は入力データ線３３に、出力は
トランスファゲート４３のの出力及びインバータ３９の
入力に、２つの制御ゲートはトランスファゲート４３の
制御ゲートにそれぞれ接続され、インバータ３９の出力
はインバータ４０を介してトランスファゲート４３０入
力とクロックドインバータ３２の入力にそれぞれ接続さ
れ、書込みアドレスデコーダ出力線３４が、インバータ
３７を介してトランスファゲート４２゜４３の一方の制
御ゲートに、インバータ３７．３８を介してトランスフ
アゲ−）４２．４３の他方の制御ゲートにそれぞれ接続
されることからなっている。
２個のトランスファゲート４２．４３からなり、トラン
ス７アゲート４２の入力は入力データ線３３に、出力は
トランスファゲート４３のの出力及びインバータ３９の
入力に、２つの制御ゲートはトランスファゲート４３の
制御ゲートにそれぞれ接続され、インバータ３９の出力
はインバータ４０を介してトランスファゲート４３０入
力とクロックドインバータ３２の入力にそれぞれ接続さ
れ、書込みアドレスデコーダ出力線３４が、インバータ
３７を介してトランスファゲート４２゜４３の一方の制
御ゲートに、インバータ３７．３８を介してトランスフ
アゲ−）４２．４３の他方の制御ゲートにそれぞれ接続
されることからなっている。
クロックドインバータ３２は、１個のインノく一タ４１
と２個づつのＮチャネルトランジスタ４４゜４５とＰチ
ャネルトランジスタ４６．４７とからなり、これらのト
ランジスタ４４〜４７は縦続接続されて電源端子４８と
接地端子４９間に接続され、トランジスタ４５．４６の
ゲートはＤ−ラッチ回路３１の出力に、ドレインは出力
データ線３６にそれぞれ接続され、読出しアドレスデコ
ーダ出力綱３５がトランジスタ４４のゲート及びインバ
ータ４１を介してトランジスタ４７のゲートにそれぞれ
接続されることからなっている。
と２個づつのＮチャネルトランジスタ４４゜４５とＰチ
ャネルトランジスタ４６．４７とからなり、これらのト
ランジスタ４４〜４７は縦続接続されて電源端子４８と
接地端子４９間に接続され、トランジスタ４５．４６の
ゲートはＤ−ラッチ回路３１の出力に、ドレインは出力
データ線３６にそれぞれ接続され、読出しアドレスデコ
ーダ出力綱３５がトランジスタ４４のゲート及びインバ
ータ４１を介してトランジスタ４７のゲートにそれぞれ
接続されることからなっている。
次に、本実施例の動作について説明する。 ′データの
書込みは、書込みアドレスデコーダ出力線３４をｒＯＪ
にして、インノく一タ３７，３８を介してトランスファ
ゲート４２を導通させ、入力データ線３３のデータをイ
ンバータ３９に入力する。次に書込みアドレスデコーダ
出力線３４を「１」にし、インバータ３７．３８を介し
て、トランスファゲート４２を非導通、トランスファゲ
ート４３を導通させ、インバータ３９に入力したデータ
を、インバータ４０、トランスファゲート４３のループ
により保持する。つまり、書込みアドレスデコーダ出力
線３４が「０」から「１」になることにより、入力デー
タ線３３の書込みデータは書き込まれ保持されることに
なる。
書込みは、書込みアドレスデコーダ出力線３４をｒＯＪ
にして、インノく一タ３７，３８を介してトランスファ
ゲート４２を導通させ、入力データ線３３のデータをイ
ンバータ３９に入力する。次に書込みアドレスデコーダ
出力線３４を「１」にし、インバータ３７．３８を介し
て、トランスファゲート４２を非導通、トランスファゲ
ート４３を導通させ、インバータ３９に入力したデータ
を、インバータ４０、トランスファゲート４３のループ
により保持する。つまり、書込みアドレスデコーダ出力
線３４が「０」から「１」になることにより、入力デー
タ線３３の書込みデータは書き込まれ保持されることに
なる。
データの読出しは、読出しアドレスデコーダ出、力線３
５を「１」にすることにより、Ｎチャネルトランジスタ
４４が導通し、又、インバータ４１によ６ｐチヤネルト
ランジスタ４７が導通するため、インバータ３９の出力
データは、Ｎチャネルトランジスタ４５、Ｐチャネルト
ランジスタ４６のインバータ回路により、反転されて、
出力データ線３６に出力する。読出しアドレスデコーダ
出力線３５が「０」の時は、Ｎチャネルトランジスタ４
４、Ｐチャネルトランジスタ４７は非導通となるため、
出力データ線３６は、ハイインピーダンスとなる。つま
り、読出しアドレスデコーダ出力線３５が「１」になる
と、保持されていたデータは出力されることになる。
５を「１」にすることにより、Ｎチャネルトランジスタ
４４が導通し、又、インバータ４１によ６ｐチヤネルト
ランジスタ４７が導通するため、インバータ３９の出力
データは、Ｎチャネルトランジスタ４５、Ｐチャネルト
ランジスタ４６のインバータ回路により、反転されて、
出力データ線３６に出力する。読出しアドレスデコーダ
出力線３５が「０」の時は、Ｎチャネルトランジスタ４
４、Ｐチャネルトランジスタ４７は非導通となるため、
出力データ線３６は、ハイインピーダンスとなる。つま
り、読出しアドレスデコーダ出力線３５が「１」になる
と、保持されていたデータは出力されることになる。
よって、本実施例によるとデータの書込み、データの読
出しは、アドレスを与えるだけでできるため、高速にな
る。又、スタティックな状態では、電源端子４８と接地
端子４９間にリーク電流以外の電流は流れないので低消
費電力となる。
出しは、アドレスを与えるだけでできるため、高速にな
る。又、スタティックな状態では、電源端子４８と接地
端子４９間にリーク電流以外の電流は流れないので低消
費電力となる。
（発明の効果）
以上、詳細説明したように、本発明のスタティックラン
ダムアクセスメモリ回路は、メモリセルにＤ−ラッチ回
路、データの読出しにクロックドインバータを用いるこ
とにより、入力信号のタイミンクを考慮せず、安定に、
低消費電力でかつ、高速にデータを書込み、読出しする
効果を有している。
ダムアクセスメモリ回路は、メモリセルにＤ−ラッチ回
路、データの読出しにクロックドインバータを用いるこ
とにより、入力信号のタイミンクを考慮せず、安定に、
低消費電力でかつ、高速にデータを書込み、読出しする
効果を有している。
第１図は従来の同期式スタティックランダムアクセスメ
モリ回路の一例のメモリセルとその周辺回路を示す回路
図、第２図は従来の非同期式スタティックランダムアク
セスメモリ回路の偵−例のメモリセルとその周辺回路を
示す回路図、第３図は本発明の一実施例を示す回路図で
ある。 １、 ２・・・・・・電源電圧端子、３・・・・・・プ
リチャージ信号端子、４，５・・・・・・Ｐチャネルト
ランジスタ、６．７・・・・・・ディジット線、８・・
・・・・行デコーダの出力線、９．１０・・・・・・Ｎ
チャネルトランジスタ、１１゜１２・・・・・・インバ
ータ、１３・・・・・−列デコーダの出力線、１４．１
５・・・・・・Ｎチャネルトランジスタ、１６゜１７・
・・・・・データ線、２１，２２・・・・・・電源電圧
端子、 １２３．２４・・・・・・抵抗、３１・・・・
・・Ｄ−ラッチ回路、３２・・・・・・クロックドイン
バータ回路、３３・・・・・・入力データ線、３４・・
・・・・書き込みアドレスデコーダ出力線、３５・・・
・・・読み出しアドレスデコーダ出力線、３６・・・・
・・出力データ線、３７〜４１・・・・・・インバータ
、４２，４３・・・・・・トランスファゲート、４４４
５・・・・・・Ｎチャネルトランジスタ、４６，４７・
・・・・・Ｐチャネルトランジスタ、４８・・・・・・
電源端子、４９・・・・・・接地端子。
モリ回路の一例のメモリセルとその周辺回路を示す回路
図、第２図は従来の非同期式スタティックランダムアク
セスメモリ回路の偵−例のメモリセルとその周辺回路を
示す回路図、第３図は本発明の一実施例を示す回路図で
ある。 １、 ２・・・・・・電源電圧端子、３・・・・・・プ
リチャージ信号端子、４，５・・・・・・Ｐチャネルト
ランジスタ、６．７・・・・・・ディジット線、８・・
・・・・行デコーダの出力線、９．１０・・・・・・Ｎ
チャネルトランジスタ、１１゜１２・・・・・・インバ
ータ、１３・・・・・−列デコーダの出力線、１４．１
５・・・・・・Ｎチャネルトランジスタ、１６゜１７・
・・・・・データ線、２１，２２・・・・・・電源電圧
端子、 １２３．２４・・・・・・抵抗、３１・・・・
・・Ｄ−ラッチ回路、３２・・・・・・クロックドイン
バータ回路、３３・・・・・・入力データ線、３４・・
・・・・書き込みアドレスデコーダ出力線、３５・・・
・・・読み出しアドレスデコーダ出力線、３６・・・・
・・出力データ線、３７〜４１・・・・・・インバータ
、４２，４３・・・・・・トランスファゲート、４４４
５・・・・・・Ｎチャネルトランジスタ、４６，４７・
・・・・・Ｐチャネルトランジスタ、４８・・・・・・
電源端子、４９・・・・・・接地端子。
Claims (1)
- データの記憶機能を有するＤ−ラッチ回路と、出力をハ
イインピーダンスにする機能を有するクロックドインバ
ータとを含むことを特徴とするスタティックランダムア
クセスメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083104A JPS60226090A (ja) | 1984-04-25 | 1984-04-25 | スタテイツクランダムアクセスメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083104A JPS60226090A (ja) | 1984-04-25 | 1984-04-25 | スタテイツクランダムアクセスメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60226090A true JPS60226090A (ja) | 1985-11-11 |
Family
ID=13792883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083104A Pending JPS60226090A (ja) | 1984-04-25 | 1984-04-25 | スタテイツクランダムアクセスメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226090A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199913A (ja) * | 1989-01-27 | 1990-08-08 | Oki Electric Ind Co Ltd | フリップフロップ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5341139A (en) * | 1976-08-17 | 1978-04-14 | Gusev Valerij F | Uniform matrix cell |
| JPS57176585A (en) * | 1981-04-24 | 1982-10-29 | Hitachi Ltd | Ram input and output circuit |
-
1984
- 1984-04-25 JP JP59083104A patent/JPS60226090A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5341139A (en) * | 1976-08-17 | 1978-04-14 | Gusev Valerij F | Uniform matrix cell |
| JPS57176585A (en) * | 1981-04-24 | 1982-10-29 | Hitachi Ltd | Ram input and output circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199913A (ja) * | 1989-01-27 | 1990-08-08 | Oki Electric Ind Co Ltd | フリップフロップ回路 |
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