JPS618792A - プリチヤ−ジ回路 - Google Patents
プリチヤ−ジ回路Info
- Publication number
- JPS618792A JPS618792A JP59127948A JP12794884A JPS618792A JP S618792 A JPS618792 A JP S618792A JP 59127948 A JP59127948 A JP 59127948A JP 12794884 A JP12794884 A JP 12794884A JP S618792 A JPS618792 A JP S618792A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- potential
- circuit
- source
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、絶縁ゲート電界効果トランジスタ（以下、Ｉ
ＧＦＥＴと略す）を用いたプリチャージ回路に関するも
のである。
ＧＦＥＴと略す）を用いたプリチャージ回路に関するも
のである。
従来例の構成とその問題点
メモリセルにデータを書き込んだシ、読み出したりする
のを、より高速に行なわせるためには、一対の相補ビッ
ト線、すなわち、ビット、線とビット線とを電圧源に近
い電位にプリチャージさせると同時に、同電位にショー
トさせてしまうということが、なされている。
のを、より高速に行なわせるためには、一対の相補ビッ
ト線、すなわち、ビット、線とビット線とを電圧源に近
い電位にプリチャージさせると同時に、同電位にショー
トさせてしまうということが、なされている。
第１図は、従来例のプリチャージ回路である。
（図中一点破線で囲まれた部分がプリチャージ回路であ
る）この回路は、ビット線、ビット線とＩＧＦＥＴの代
表例であるＭＩＳ型トランジスタとから構成され、ビッ
ト線Ｂｉ とビット線Ｂｉ とは、ＭＩＳ型Ｐ型中
チャネルトランジスタ１−スとドレインにそれぞれ接続
されており、かつ、個別にＭＩＳ型トランジスタ２，３
の各ドレインに接続されている。ＭＩＳ型トランジスタ
１〜３のゲートは、全て信号源ａに接続され、同一のク
ロックパルスφｐ１が印加される。
る）この回路は、ビット線、ビット線とＩＧＦＥＴの代
表例であるＭＩＳ型トランジスタとから構成され、ビッ
ト線Ｂｉ とビット線Ｂｉ とは、ＭＩＳ型Ｐ型中
チャネルトランジスタ１−スとドレインにそれぞれ接続
されており、かつ、個別にＭＩＳ型トランジスタ２，３
の各ドレインに接続されている。ＭＩＳ型トランジスタ
１〜３のゲートは、全て信号源ａに接続され、同一のク
ロックパルスφｐ１が印加される。
最初、ビット線Ｂｉ とビット線Ｂｉ とは、電位
差を生じている。この時、クロックパルスφｐ１が、。
差を生じている。この時、クロックパルスφｐ１が、。
「ハイレベル」になると、ＭＩＳ型トランジスタ１は、
オンした状態となシ、ビット線Ｂｉ、ビット線Ｂｉ の
間では、ＭＩＳｍＰチャネルトランジスタ１を通じて電
荷の移動が行なわれ、等電位となる。このとき、同一の
クロックパルスφｐ１により、ＭＩＳ型Ｐチャネルトラ
ンジスタ２，３もそれぞれオンして、ビット線Ｂｉ、ビ
ット線Ｂｉ の両方の、電位を引きあげる働きをするの
である。
オンした状態となシ、ビット線Ｂｉ、ビット線Ｂｉ の
間では、ＭＩＳｍＰチャネルトランジスタ１を通じて電
荷の移動が行なわれ、等電位となる。このとき、同一の
クロックパルスφｐ１により、ＭＩＳ型Ｐチャネルトラ
ンジスタ２，３もそれぞれオンして、ビット線Ｂｉ、ビ
ット線Ｂｉ の両方の、電位を引きあげる働きをするの
である。
第１図において、ＭＩＳ型Ｐチャネルト２ンジスタ４，
６とＭＩ Ｓ型Ｎチャネルトランジスタ６〜８で構成さ
れている回路はセンスアンプである。
６とＭＩ Ｓ型Ｎチャネルトランジスタ６〜８で構成さ
れている回路はセンスアンプである。
クロックパルスφｐ１が「ロウレベル」のトキ、プリチ
ャージ回路は動作しない。
ャージ回路は動作しない。
このとき、信号源すより印加されるクロックツくルスφ
Ｌ１が「ハイレベル」になれハ、このセンスアンプが動
作し、ビット線Ｂｉ とビット線Ｂｉ の電位は増幅
される。
Ｌ１が「ハイレベル」になれハ、このセンスアンプが動
作し、ビット線Ｂｉ とビット線Ｂｉ の電位は増幅
される。
しかし、プリチャージ回路は、ビット線とビット線との
２本につき１組ずつあるために、プリチャージ回路が占
める面積はかなり大きく、よりチップサイズの縮小化を
はかる上で問題となっていた。
２本につき１組ずつあるために、プリチャージ回路が占
める面積はかなり大きく、よりチップサイズの縮小化を
はかる上で問題となっていた。
発明の目的
本発明は、プリチャージ回路がセンスアンプの回路の一
部を兼ねることによって、よシ簡単な回路でチップサイ
ズの縮７Ｊ−化をはかることを目的としたプリチャージ
回路を提供するものである。
部を兼ねることによって、よシ簡単な回路でチップサイ
ズの縮７Ｊ−化をはかることを目的としたプリチャージ
回路を提供するものである。
発明の構成
本発明は、電圧源と、容量をもつ第１．第２のビット線
と、ゲートが前記第１のビット線に、ドレインが前記第
２のビット線にそれぞれ接続され、且つ、ソースが前記
電圧源と接続された第１の絶縁ゲート電界効果トランジ
スタと、ゲートが前記第２のビット線に、ドレインが前
記第１のビット線にそれぞれ接続され、且つ、ソースが
前記電圧源と接続された第２の絶縁ゲート電界効果トラ
ンジスタと、前記第１．第２のビット線にそれぞれソー
スとドレインとが接続され、且つ、ゲートが外部信号源
と接続された第３の絶縁ゲート電界効果トランジスタと
により構成されているプリチャージ回路であり、これに
より、回路の簡素化とチップサイズの縮小化をはかるこ
とが可能である。
と、ゲートが前記第１のビット線に、ドレインが前記第
２のビット線にそれぞれ接続され、且つ、ソースが前記
電圧源と接続された第１の絶縁ゲート電界効果トランジ
スタと、ゲートが前記第２のビット線に、ドレインが前
記第１のビット線にそれぞれ接続され、且つ、ソースが
前記電圧源と接続された第２の絶縁ゲート電界効果トラ
ンジスタと、前記第１．第２のビット線にそれぞれソー
スとドレインとが接続され、且つ、ゲートが外部信号源
と接続された第３の絶縁ゲート電界効果トランジスタと
により構成されているプリチャージ回路であり、これに
より、回路の簡素化とチップサイズの縮小化をはかるこ
とが可能である。
実施例の説明
第２図は、本発明実施例回路の単位構成図である。容量
をもつビット線Ｂｊ とビット線Ｂ１ と、ゲートが
ビット線Ｂ１ に、ドレインがビット線Ｂ）にそれぞ
れ接続され、且つ、ソースが電圧源ＶＤに接続された第
１のＭＩＳ型Ｐ型中チャネルトランジスタ１０ゲートは
ビット線Ｂｊ に、ドレインがビット線Ｂｊ にそ
れぞれ接続され、且つ、ソースは電圧源ＶＤに接続され
た第２のＭＩＳ型Ｐ型中チャネルトランジスタ１１ソー
ス、ドレインがそれぞれビット線Ｂｊ、ビット線Ｂ５
とに接続され、ゲートはクロックパルスφｐ２を印加
する信号源Ｃに接続された第３のＭＩＳ型Ｐ型中チャネ
ルトランジスタ９、プリチャージ回路が構成されている
。図中鎖線で囲まれた部分が、プリチャージ回路である
。
をもつビット線Ｂｊ とビット線Ｂ１ と、ゲートが
ビット線Ｂ１ に、ドレインがビット線Ｂ）にそれぞ
れ接続され、且つ、ソースが電圧源ＶＤに接続された第
１のＭＩＳ型Ｐ型中チャネルトランジスタ１０ゲートは
ビット線Ｂｊ に、ドレインがビット線Ｂｊ にそ
れぞれ接続され、且つ、ソースは電圧源ＶＤに接続され
た第２のＭＩＳ型Ｐ型中チャネルトランジスタ１１ソー
ス、ドレインがそれぞれビット線Ｂｊ、ビット線Ｂ５
とに接続され、ゲートはクロックパルスφｐ２を印加
する信号源Ｃに接続された第３のＭＩＳ型Ｐ型中チャネ
ルトランジスタ９、プリチャージ回路が構成されている
。図中鎖線で囲まれた部分が、プリチャージ回路である
。
第１〜第３のＭＩＳ型トランジスタ９〜１１はＰチャネ
ル・エンハンスメント形であるため、ゲート電圧が「ロ
ウレベル」のとき、オン状態トなる。
ル・エンハンスメント形であるため、ゲート電圧が「ロ
ウレベル」のとき、オン状態トなる。
最初、ビット線Ｂｊ とｅ−）線Ｂｊ とは電位差
を生じており、電位が低い方のビット線にゲート接続さ
れている方のＭＩＳ型Ｐ型中チャネルトランジスタ１０
は同１１が先にオン状態となシ、電圧源ｖＤ よシミ荷
が供給され、このオン状態にあるＭＩＳ型Ｐ型中チャネ
ルトランジスタ１０は同１１のドレインに結合している
側のビット線の電位が上がる。このような動作によって
、電位が高い方のビット線は、より高い電位となる。
を生じており、電位が低い方のビット線にゲート接続さ
れている方のＭＩＳ型Ｐ型中チャネルトランジスタ１０
は同１１が先にオン状態となシ、電圧源ｖＤ よシミ荷
が供給され、このオン状態にあるＭＩＳ型Ｐ型中チャネ
ルトランジスタ１０は同１１のドレインに結合している
側のビット線の電位が上がる。このような動作によって
、電位が高い方のビット線は、より高い電位となる。
ここでクロックハルスφｐ２カ「ロウレベル」ニなると
、ＭＩＳ型トランジスタ９はオンした状態となり、ビッ
ト線Ｂｊ とビット線Ｂ】 との間で電荷の移動が行
なわれ、ビット線Ｂｊ と７７丁線−石とは等電位に
なる。このとき、電圧源ＶＤからは電荷が供給され、２
本のビット線はショートしたまま電位が上がっていく。
、ＭＩＳ型トランジスタ９はオンした状態となり、ビッ
ト線Ｂｊ とビット線Ｂ】 との間で電荷の移動が行
なわれ、ビット線Ｂｊ と７７丁線−石とは等電位に
なる。このとき、電圧源ＶＤからは電荷が供給され、２
本のビット線はショートしたまま電位が上がっていく。
従来例のプリチャージ回路およびセンスアンプである第
１図と、本発明の実施例である第２図とを比較してみる
と、第２図でのＭＩＳ型Ｐ型子チャネルトランジスタ１
０１は、第１図で、プリチャージ回路としてのＭＩＳ型
トランジスタ２，３と、センスアンプとしてのＭＩＳ型
トランジスタ４．５に相描することがわかる。
１図と、本発明の実施例である第２図とを比較してみる
と、第２図でのＭＩＳ型Ｐ型子チャネルトランジスタ１
０１は、第１図で、プリチャージ回路としてのＭＩＳ型
トランジスタ２，３と、センスアンプとしてのＭＩＳ型
トランジスタ４．５に相描することがわかる。
すなわち、本実施例のＭＩＳ型Ｐ型子チャネルトランジ
スタ１０１は、一対のビット線（ビットＢｊ とビッ
ト線Ｂ］）をプリチャージする機能とセンスアンプとし
ての機能との両方を備えているのである。
スタ１０１は、一対のビット線（ビットＢｊ とビッ
ト線Ｂ］）をプリチャージする機能とセンスアンプとし
ての機能との両方を備えているのである。
以上のように、本実施例によれば、第１．第２のＭＩＳ
型Ｐ型子チャネルトランジスタ１０１にプリチャージ回
路およびセンスアンプとしての両方６機能を果せること
により、全体として回路が簡単になり、また、チップサ
イズも縮小可能である。
型Ｐ型子チャネルトランジスタ１０１にプリチャージ回
路およびセンスアンプとしての両方６機能を果せること
により、全体として回路が簡単になり、また、チップサ
イズも縮小可能である。
発明の効果
本発明によれば、従来のプリチャージ回路中で、一対の
ビット線、７７下線をそれぞれドレインと結合させ、同
一の電圧源をソースと接続させ、更に、同一の外部信号
源でゲートと接続させ、その信号源より発するクロック
パルスを印加されることによってオンする二つのＭＩＳ
型トランジスタを取り除き、センスアンプの回路の一部
（同一の電圧源にソースが接続され、ドレインがビット
線、と結合し、かつ、ゲートがビット線にそれぞれ接続
されたＭＩＳ型Ｐ型中チャネルトランジスタドレインが
ビット線と結合し、ゲートがビット線とそれぞれ接続さ
れたＭＩＳ型Ｐ型中チャネルトランジスタ、プリチャー
ジ回路の機能をも兼ねることにより、回路が簡単になシ
、また、チップサイズも縮小することができる。
ビット線、７７下線をそれぞれドレインと結合させ、同
一の電圧源をソースと接続させ、更に、同一の外部信号
源でゲートと接続させ、その信号源より発するクロック
パルスを印加されることによってオンする二つのＭＩＳ
型トランジスタを取り除き、センスアンプの回路の一部
（同一の電圧源にソースが接続され、ドレインがビット
線、と結合し、かつ、ゲートがビット線にそれぞれ接続
されたＭＩＳ型Ｐ型中チャネルトランジスタドレインが
ビット線と結合し、ゲートがビット線とそれぞれ接続さ
れたＭＩＳ型Ｐ型中チャネルトランジスタ、プリチャー
ジ回路の機能をも兼ねることにより、回路が簡単になシ
、また、チップサイズも縮小することができる。
プリチャージ回路は、一対のビット線（ビット線とビッ
ト線の２本）に対して結合されているため、チップ全体
として見た場合、それの占める割合は大きい。そのため
、本発明による回路の簡略化、及びサイズの縮小の効果
は非常に大きい。
ト線の２本）に対して結合されているため、チップ全体
として見た場合、それの占める割合は大きい。そのため
、本発明による回路の簡略化、及びサイズの縮小の効果
は非常に大きい。
構成図である。
１〜５，９〜１１・・・・・・ＭＩＳ型Ｐ型中チャネル
トランジスタ〜８．１２〜１４・・・・・・ＭＩＳ型Ｎ
型子チャネルトランジスタｉ、Ｂｉ、Ｂｊ、Ｂｊ・・・
・・・ビット線、ａ −ｄ・・・・・・信号源、φＰ１
．φＰ２＋φＬ１．φＬ２・・・・・・クロックパルス
、ＶＤ・・・・・・電圧源。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
トランジスタ〜８．１２〜１４・・・・・・ＭＩＳ型Ｎ
型子チャネルトランジスタｉ、Ｂｉ、Ｂｊ、Ｂｊ・・・
・・・ビット線、ａ −ｄ・・・・・・信号源、φＰ１
．φＰ２＋φＬ１．φＬ２・・・・・・クロックパルス
、ＶＤ・・・・・・電圧源。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 電圧源に接続された第１、第２のビット線と、ゲート
が前記第１のビット線に、ドレインが前記第２のビット
線にそれぞれ接続され、且つ、ソースが前記電圧源と接
続された第１の絶縁ゲート電界効果トランジスタと、ゲ
ートが前記第２のビット線に、ドレインが前記第１のビ
ット線にそれぞれ接続され、且つ、ソースが前記電圧源
と接続された第２の絶縁ゲート電界効果トランジスタと
、前記第１のビット線、および前記第２のビット線にそ
れぞれソースとドレインとが接続され、且つ、ゲートが
外部信号源と接続された第３の絶縁ゲート電界効果トラ
ンジスタとを有することを特徴とするプリチャージ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127948A JPS618792A (ja) | 1984-06-21 | 1984-06-21 | プリチヤ−ジ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127948A JPS618792A (ja) | 1984-06-21 | 1984-06-21 | プリチヤ−ジ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS618792A true JPS618792A (ja) | 1986-01-16 |
| JPH0580760B2 JPH0580760B2 (ja) | 1993-11-10 |
Family
ID=14972598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127948A Granted JPS618792A (ja) | 1984-06-21 | 1984-06-21 | プリチヤ−ジ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618792A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366792A (ja) * | 1986-06-27 | 1988-03-25 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ−用の交差接続した相補的ビット・ライン |
| JPH0349096A (ja) * | 1988-09-30 | 1991-03-01 | Texas Instr Inc <Ti> | ビットラインラッチ用検知増幅器 |
-
1984
- 1984-06-21 JP JP59127948A patent/JPS618792A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366792A (ja) * | 1986-06-27 | 1988-03-25 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ−用の交差接続した相補的ビット・ライン |
| JPH0349096A (ja) * | 1988-09-30 | 1991-03-01 | Texas Instr Inc <Ti> | ビットラインラッチ用検知増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0580760B2 (ja) | 1993-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |