JPS60226092A

JPS60226092A - センスアンプ

Info

Publication number: JPS60226092A
Application number: JP59083106A
Authority: JP
Inventors: Takeshi Shindo; 新藤　猛
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-04-25
Filing date: 1984-04-25
Publication date: 1985-11-11
Also published as: JPH0560198B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）く５本発明は、同期式ＣＭＯ８ＲＡＭ（相補型電界効果トラ
ンジスタランダムアクセスメモリ）のセンスアンプに関
するものである。

（従来技術）第１図はスタティック型ＣＭＯ８ＲＡＭの従来の一例の
要部を示す回路図でめる。第１図では１列のみ示してい
るが、メモリセル（ＣＩ−Ｃｎ）は通常複数列配置され
る。メモリセルはＣＩの如くＣＭＯＢ構造のｐチャネル
ＭＯ８）ランジスタ（以下−ｐＭＯ８’ｌ’というｏ）
Ｑ７とｎチャネルＭ０８トランジスタ（以下、ｎＭＯ８
Ｔと−う０）Ｑ９からなるインバータと、０ＭＯ８構造
のｐＭＯ８ＴＱ１１．ｎＭ０８ＴＱ、、からなるインバ
ータ対一方のゲート部から他方のドレイン部へのたすき
掛は接続によ多構成され、２個のゲート・ドレイン接続
節点は、ｎＭＯ８ＴＱ１ｔ　＋　Ｑｌ鵞によシそれぞれ
ビットラインＢＬ、ＢＬに接続される。４ｎＭＯ８Ｔ　
χＱｔｔ　。

ＱｌｌのゲートはワードラインＷＬ１４Ｃ接続され、Ｗ
Ｌ、によシメモリセルＣＩの情報の取り出しが制御され
る。

ビットラインＢＬ、ＢＬの一方はｐＭＯ８Ｔ　Ｑｔｓ　
。

Ｑ１４によシミ源端子ＶＤＤに接続され、他方にはデー
タ書込み回路及び、読出し用のセンスアンプが接続され
ている。

第１図の１４　Ａ　Ｍにおいて、データの読出しは次の
様に行なわれる。アドレスが非確定のとき、プリチャー
ジパルスＰＣは′Ｌ″であり、ｐＭＯ８ＴＱｒａ　＊　
Ｑ１４　は導通状態となシ、ビットラインＢＬ。

ＢＬは”Ｈ”にプリチャージされる。アドレスが確足し
、ワードラインＷＬ、が選択されると、プリチャージパ
ルスＰＣがＨ”になシ、ｐＭｏｓ’ｒＱ１ｓ　＋　Ｑ１
４は非導通状態となる。同時に、ワードライｙＷＬ、　
が”Ｈ”に１１＞、ｎＭＯ８Ｔ　Ｑｔ　１＠　Ｑｔｘが
導通状態となシ、メモリセルＣ１の内容に応じてビット
ラインＢＬ、　ＢＬの一方がＬ″に変化し始める。この
ビットラインＢＬ、ＢＬの電位変化を、ＢＬ、ＢＬの他
方に接続されたセンスアンプによシ検知してデータの出
力を行なう。

この場合、第２図に示す、従来のＮＡＮＤゲートＧ、　
、　Ｇ、を交差接続したラッチ型のセンスアンプでは、
ビットラインＢＬ、ＢＬの電位が、ＮＡＮＤゲ−トＧ、
、Ｇ、のしきい値電圧を越えて初めてデータが検知され
る。つま）、第２図に示すセンスアンプを用いた場合、
ＲＡＭを筒速動作させるためにはビットラインＢＬ、Ｂ
Ｌの電位変化を速くする必要かめる。

ここで、第１図においてビットラインＢＬ、　ＢＬが′
Ｈ″からＬ”に変化する速度は、メモリセルＣｔ　１７
’ｌノｎＭＯ８Ｔ（Ｑｓ　＊　Ｑｌｌ　Ｌ　（Ｑｔｏ　
＋　Ｑｌ　２→の対のコンダクタンスｇｍ　で決足され
る。従りて、ｎＭＯ８Ｔ　Ｑｓ　＝　Ｑｓｏ　−Ｑｔｌ
、Ｑ！ｘ　の寸法を大きくしてコンダクタンスｇｍ　を
大きくすれば、の高速動作は達成される。しかし、メモ
リセル内ゆえに、上記の改良手段は、胃集積度化をめる
場合、望ましいものではない。

ければならず、ＲＡＭの高集積度化が困難になるという
欠点かめった。

（発明の目的）本発明の目的は、上記欠点を除去し、高集積度を保ちつ
つ読出し動作速度金回上させたＣＭＯ８ＲＡＭ　＝ｉ実
現可能とするセンスアンプを提供することにある。

（発明の構成）不発明のセンスアンプは、メモリセルのうちの選択され
たものに含まれる情報信号を検知するように１対のど、
トラインによってメモリセルのプレイに接続されるセン
スアンプであって、一方の前記ビットラインをゲート入
力とする一導電型の第１のＭＯＳトランジスタと、他方
の前記と、トラインをゲート入力とする一導電型の第２
のＭＯＳトランジスタと、前記第１．第２のＭＯＳトラ
ンジスタの各一方の端子間の共通接続節点と第１の電源
端子間に接続された一導電型の第３のＭＯＳ）ランジス
タと、前記第１のＩＶ１０８トランジスタの他方の端子
と第２の電源端子間に接続された逆導電型の第４のＭＯ
Ｓトランジスタと、前記第２のＭＯＳ）ランジスタの他
方の端子とｇ２の電源端子間に接続された逆導電型の第
５のＡ４０Ｓトランジスタと、前記第１のＭＯＳトラン
ジスタと前記第４のＭｏ８）ランジスタの共通接続節点
と前記第２の電源端子間に接続された逆導電型の第６の
ＭＯＳトランジスタとからなシ、前記第４゜第５のＭｏ
８）ランジスタのゲート入力を前記第２のＭｏ８）ラン
ジスタと前記第５のＭｏ８トランジスタの共通接続節点
に共通接続し、かつ前記第３のＭｏ８）ランジスタのゲ
ート入力と前記第６のＭｏ８）ランジスタのゲート入力
とを共通接続しセンスアンプの導電性を制御するための
制御端子に接続し、前記第１のＭｏ８）ランジスタの他
方の端子を出力端子に接続したことから構成される。

すなわち、本発明のセンスアンプは、ビットラインＢＬ
、ＢＬ　を入力とするＭｏ８）ランジスタによル構成さ
れたシングルエンド型の差動増幅器と、差動増幅器の負
荷用のＭｏ８）ランジスタと同じ電源端子と出力端子と
の間に接続された、負荷用ＭＯ８）ランジスタと同一の
導電型のＭｏ８トランジスタとから構成され、差動増幅
器の一流源のＭｏ８）ランジスタのゲートと、差動増幅
器の出力端子に接続されたＭＯＳトラン７スタのゲート
ヲ共コ市接続した回路からなっている。

（実施例）以下、本発明の実施例について図面を参照して説明する
。

第３図は本発明の第１の実施例を示す回路図である。

本実施例は、メモリセルのうちの選択されたものに含ま
れる情報信号を検知するように１対のビットラインＢＬ
、ＢＬによってメモリセルのアレイに接続されるセンス
アンプでろって、ビットラインＢＬをゲート入力とするｎＭｏ８ＴＱａと
、ビットラインＢＬをゲート入力とするｎＭｏ８ＴＱＩ
と、ｎＭｏ８ＴＱｘ、Ｑａ　の各ソース間の共通接続節
点Ｎ１と接地端子ＧＮＤ間に接続されたｎＭｏ８’ｌ’
Ｑ３と、ｎＭｏ８ＴＱ１のドレインと電源端子ＶＤＤ間
に接続されたｐＭＯ８ＴＱ、と、ｎＭｏ８ＴＱ２ｔｙ）
ドレインと１１源端子ｖＤＤ間１ｃｉ続されｆｃｐＭＯ
８ＴＱ５．！：、ｎＭｏ８ＴＱｔとｎＭｏ８ＴＱ４の共
通接続節点と電源端子ｖＤＤ間に接続されたｐＭＯ８Ｔ
Ｑ、とからなり、１）Ｍｏ８ＴＱ４−　Ｑｓのゲート入
力ｆ　ｎ　ＭＯＳ　Ｔ　Ｑ　！とｐＭＯ８ＴＱ、の共通
接続節点Ｎ！に共通接続し、ｎＭｏ８ＴＱ３のゲート入
力とｐＭＯ８ＴＱ６のゲート入力とを共通接続しセンス
アンプの導電性を制御するための制御端子ＲＥＶｃ接続
し、ｎＭｏ８ＴＱｔのドレインを出力端子０ＵＴ４Ｃ接
続したことから構成される。

なお、ｎ　ＭＯＳ　Ｔ　Ｑ　１と９１０寸法およびｎＭ
ｏ８ＴＱ４とＱｌｌの寸法は等しく、６対のトランジス
タは同一のコンダクタンスｇｍ金保有しているものとす
る。

次に、本実施例の動作について説明する。

ここで、制御端子Ｒ，ＥおよびビットラインＢＬ。

ＢＬが′Ｈ”である場合には、Ｍｏ８Ｔ（Ｑａ　、　Ｑ
ｌ）。

（Ｑｓ　、Ｑｌ　）の各々対応する端子電位は等しくな
ρ、ｎ　Ｍｏ　８　ＴＱ　１を流れる′電流とｎＭｏ８
ＴＱ＊を流れる電流は等しくなる。いま、この状態から
ビットラインＢＬが”Ｌ”に下がり始めると、ｎＭｏ８
ＴＱ１　を流れる電流は減少するが、ｎＭｏ８ＴＱｓ　
によシ構成される足電流源によりｎＭＯ，５ＴＱｔ　を
流れる電流はｎ　１ｖｌ−０８ＴＱ　１　金泥ｘＬる電
流の減少分だけ増加する。ｎＭｏ８ＴＱｚ　ｔ”流れる
電流の増加に従ってｐＭＯ８ＴＱ＝　による電圧降下に
ょシ節点Ｎ２の電位が下がる。節点Ｎ２の電位が下がる
とｐＭ−Ｏ８ＴＱ４の抵抗が減少し、また、ｎＡ４０Ｓ
ＴＱｔを流れる電流も減少するので、ｎＭｏ８ＴＱ４　
による電圧降下が小ざくなフ、出力端子（ＪＵＴの電位
が上昇する。また、逆にビットラインＢＬがＬ”に下が
る場合も同様に、ｎＭｏ８ＴＱ＊　ｋ流れる電流が減少
し、ｎＭｏ８ＴＱ１　を流れる電流が増力口し、節点Ｎ
２の電位が上昇して出力端子ＯＵＴの電位が降下する。

以上説明した如く、本実施例では、ビットラインＢＬ、
ＢＬの一方の電位がＨ”から”Ｌ”に下がることにより
、出力端子０ｔＪＴの電位が上昇または下降して、メモ
リセルの内容を検知することができる。

ｌた、この動作は、ビットラインＢＬ、Ｂ〒の一方の電
位が下が９、ビットラインＢＬとＢＬの間に電位差がで
きると始まるものであるから、回路のしきい値以下にビ
ットラインの電位が下がらないと検出動作が行なわれな
いという、従来のセンスアンプの欠点を除去できる。

また、読出し時以外には、制御端子ＲＥを′Ｌ″にして
ｎＭＯ８ＴＱｓ　ｔ−非導通状態にし、センスアンプを
休止状態にでき、消費電力を減らすことができる。しか
し、出力端子ＯＵＴが不足状態になると、センスアンプ
の出力を人力としている回路の消費電力が増加するので
、休止時にはｐＭＯ８ＴＱｓにより出力端子ＯＵＴを′
Ｈｎにつり上げている。

第４図は本発明の第２の実施例を示す回路図でおる。本
実施例は第３図におけるＭＯＳ）ランジスタの導電型、
及び電源端子、信号端子の極性を反対にしたもので、対
応する部分には同一符号を用い、かつ、それにダラシ、
を付けて示しである。

本実施例の動作原理は第３図と同様であシ、同様の効果
が得られる。

（発明の効果）以上、詳細説明したとおり、本発明のセンスアンプは、
上記の構成により、０ＭＯ８ＲＡＭの休止時の消費′電
力をおさえながら、読出し速度を同上する効果ｔ″Ｍす
る。

【図面の簡単な説明】

第１図は従来の０ＭＯ８ＲＡＭ　の−例の要部を示す回
路図、第２図は従来のセンスアンプの一例を示す回路図
、第３図は本発明の第１の実施例を示す回路図、第４図
は本発明の第２の実施例を下す回路図である。ＢＬ、ＢＬ、・−・ビットライン、Ｃｔ　ｔ　Ｃ２ｇ　
Ｕｎ・・・・・・メモリセル、Ｇ、、Ｇ！・・・・・・
ＮＡＮＤゲート、ＧＮＬＩ・・・・・・接地端子、Ｎ１
ｅ　Ｎｌ’　Ｉ　Ｎ、　Ｉ　Ｎ２’・・・・・・節点、
ＯＵＴ・・・・・・出力端子、ＰＣ・・・・・・プリチ
ャージパルス、Ｑｔ　ｔ　Ｑ２　＊　Ｑｓ　ｊ　Ｑ４　
’　＋　Ｑｓ　ｊ　Ｑｓ　’　＊Ｑｓ〜Ｑ１４・・・・
・・ｎチャネルＭＯ８）ランジスタ、Ｑｔ　’　ｔ　Ｑ
ｔ　’　＃　Ｑｓ　’　ｅ　Ｑ４　ｗ　Ｑｌｌ　＃　Ｑ
ｓ　Ｉ　Ｑｔ　ｅ　Ｑｓ・・・・・・ｐチャネルＭ（Ｊ
Ｓ）ランジスタ、ＢＥ・・・・・・制御端子、ｖＤＤ’
・・・・・電源端子、ＷＬ、、ＷＬ、、ＷＬｎ・・・・
ワードライン。第２閃ｏＵＴ乃３図ｏＵＴ乃４圀

Claims

【特許請求の範囲】メモリセルのうちの選択されたものに含まれる情報信号
を検知するように１対のと、トラインによってメモリセ
ルの７レイに接続されるセンスアンプであって、一方の前記ビットラインをゲート入力とする一導電型の
第１のＭＯＳトランジスタと、他方の前記ビットライン
金ゲート入力とする一導電型の第２のＭＯＳトランジス
タと、前記第１．第２のＭＯ８トランジス′りの各一方
の端子間の共通接続節点と第１の電源端子間に接続され
た一導電型の第３のＭＯＳ）ランジスタと、前記第１の
ＭＯＳトランジスタの他方の端子と第２の電源端子間に
接続された逆導電型の第・４のＭＯＳ）ランジスタと、
前記第２のＭＯＳ）ランジスタの他方の端子と第２の゛
電源端子間に接続された逆４電型の第５のＭＯＳトラン
ジスタと、前記第１のＭＯＳ）ランジスタと前記第４の
ＭＯＳ）ランジスタの共通接続節点と前記第２の電源端
子間に接続された逆導電型の第６のＭＯＳ）７ンジスタ
とからなシ、前記第４、第５のＭＯＳ）ランジスタのゲ
ート入力を前記第２のＭＯＳ）ランジスタと前記第５の
ＭＯＳ）ランジスタの共通接続節点に共通ｉ続し、前記
第３のＭＯＳ）ランジスタのゲート入力と前記第６のＭ
ＯＳ　）ランジスタのゲート入力とを共通接続しセンス
アンプの導電性を制御する制御端子に接続し、前記第１
のＭＯＳ）ランジスタの他方の端子を出力端子に接続し
たことを特徴とするセンスアンプ。